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時(shí)延

  • 本文提出一個(gè)根值4 蝴蝶元素使用(m, n) - 櫃臺(tái)減少硬體複雜, 延遲時(shí)間, 和電力消費(fèi)被介入在使用常規(guī)加法器。並且一臺(tái)修改過(guò)的換向器為FFT 算法被描述與用管道運(yùn)輸?shù)膶?shí)施一起為連續(xù)輸入資料減少資

    本文提出一個(gè)根值4 蝴蝶元素使用(m, n) - 櫃臺(tái)減少硬體複雜, 延遲時(shí)間, 和電力消費(fèi)被介入在使用常規(guī)加法器。並且一臺(tái)修改過(guò)的換向器為FFT 算法被描述與用管道運(yùn)輸?shù)膶?shí)施一起為連續(xù)輸入資料減少資料記憶要求。

    標(biāo)簽: FFT 元素 修改 加法器

    上傳時(shí)間: 2015-12-04

    上傳用戶(hù):541657925

  • 利用89s51去寫(xiě)結(jié)構(gòu)化keil-C 4x4鍵盤(pán)掃描+LCD螢?zāi)伙@示 HW01:四則運(yùn)算+時(shí)鍾顯示 HW02:頻率偵測(cè)器 ps.鍵盤(pán)掃描不是利用延遲作彈跳(推薦)

    利用89s51去寫(xiě)結(jié)構(gòu)化keil-C 4x4鍵盤(pán)掃描+LCD螢?zāi)伙@示 HW01:四則運(yùn)算+時(shí)鍾顯示 HW02:頻率偵測(cè)器 ps.鍵盤(pán)掃描不是利用延遲作彈跳(推薦)

    標(biāo)簽: keil-C 89s51 HW 4x4

    上傳時(shí)間: 2014-11-22

    上傳用戶(hù):zycidjl

  • GBT 16915.4-2003 家用和類(lèi)似用途固定電氣裝置的開(kāi)關(guān) 第2部分:特殊要求 第3節(jié):延時(shí)開(kāi)關(guān).doc

    GBT 16915.4-2003 家用和類(lèi)似用途固定電氣裝置的開(kāi)關(guān) 第2部分:特殊要求 第3節(jié):延時(shí)開(kāi)關(guān).doc

    標(biāo)簽: 16915.4 2003 GBT

    上傳時(shí)間: 2013-04-15

    上傳用戶(hù):eeworm

  • 用C51編寫(xiě)單片機(jī)延時(shí)函數(shù).rar

    用C51編寫(xiě)單片機(jī)延時(shí)函數(shù) ,測(cè)試和計(jì)算了一些已有的延時(shí)函數(shù)。

    標(biāo)簽: C51 編寫(xiě) 單片機(jī)

    上傳時(shí)間: 2013-07-02

    上傳用戶(hù):西伯利亞狼

  • 單片機(jī)延時(shí)計(jì)算小程序.rar

    單片機(jī)延時(shí)計(jì)算小工具,非常實(shí)用的,希望對(duì)單片機(jī)開(kāi)發(fā)的學(xué)習(xí)者有用。

    標(biāo)簽: 單片機(jī) 延時(shí)計(jì)算 程序

    上傳時(shí)間: 2013-05-19

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  • FPGA內(nèi)全數(shù)字延時(shí)鎖相環(huán)的設(shè)計(jì).rar

    現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的發(fā)展已經(jīng)有二十多年,從最初的1200門(mén)發(fā)展到了目前數(shù)百萬(wàn)門(mén)至上千萬(wàn)門(mén)的單片F(xiàn)PGA芯片。現(xiàn)在,F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類(lèi)電子和車(chē)用電子類(lèi)等領(lǐng)域,但國(guó)內(nèi)市場(chǎng)基本上是國(guó)外品牌的天下。 在高密度FPGA中,芯片上時(shí)鐘分布質(zhì)量變的越來(lái)越重要,時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前,為了消除FPGA芯片內(nèi)的時(shí)鐘延遲,減小時(shí)鐘偏差,主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法,而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小,輸出時(shí)鐘的精度更高,但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮,我們更愿意采用數(shù)字的方法來(lái)實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ),對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì),在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里,從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作,通過(guò)比較DLL與PLL、數(shù)字DLL與模擬DLL,深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理,設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路,為開(kāi)發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡(jiǎn)要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展,然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮,給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析,驗(yàn)證電路功能,得出應(yīng)用參數(shù)。在設(shè)計(jì)中,用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真,Spectre對(duì)進(jìn)行部分電路的模擬仿真,而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫(kù)建模,設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz,工作電壓為1.8V,工作溫度為-55℃~125℃,最大抖動(dòng)時(shí)間為28ps,在輸入100MHz時(shí)鐘時(shí)的功耗為200MW,達(dá)到了國(guó)外同類(lèi)產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì),可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié),2倍頻,以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。

    標(biāo)簽: FPGA 全數(shù)字 延時(shí)

    上傳時(shí)間: 2013-06-10

    上傳用戶(hù):yd19890720

  • 能精確計(jì)算C語(yǔ)言延時(shí)程序中延時(shí)時(shí)間的小工具

    能精確計(jì)算C語(yǔ)言延時(shí)程序中延時(shí)時(shí)間的小工具

    標(biāo)簽: 計(jì)算 C語(yǔ)言 延時(shí)程序 延時(shí)

    上傳時(shí)間: 2013-07-29

    上傳用戶(hù):357739060

  • 精密延時(shí)電路在UWB雷達(dá)發(fā)射機(jī)

    超寬帶沖激雷達(dá)是一種新體制雷達(dá),其發(fā)射信號(hào)是無(wú)高頻載頻,寬度僅為納秒級(jí)的沖激脈沖。得益于這種特殊的發(fā)射信號(hào),超寬帶沖激雷達(dá)具有優(yōu)異的探測(cè)性能和廣泛的應(yīng)用前景。自然地,對(duì)于發(fā)射機(jī)的研究,在超寬帶沖激雷達(dá)研究領(lǐng)域有著極其重要的地位。本文在超寬帶沖激雷達(dá)實(shí)驗(yàn)系統(tǒng)的基礎(chǔ)上,對(duì)其發(fā)射機(jī)進(jìn)行了深入研究,主要內(nèi)容如下: 1、介紹了超寬帶沖激雷達(dá)發(fā)射機(jī),尤其是脈沖源的原理及設(shè)計(jì)。 2、分析了決定超寬帶沖激雷達(dá)探測(cè)距離的因素。在此基礎(chǔ)上尋求通過(guò)提高發(fā)射信號(hào)脈沖重復(fù)頻率來(lái)增大發(fā)射機(jī)的能量輸出;提出了一種提高脈沖重復(fù)頻率的方法。設(shè)計(jì)了基于現(xiàn)場(chǎng)可編程門(mén)陣列的延時(shí)控制電路,對(duì)提高脈沖重復(fù)頻率予以工程實(shí)現(xiàn)。 3、提出了超寬帶沖激雷達(dá)波束掃描的實(shí)現(xiàn)方法:通過(guò)精密控制各發(fā)射機(jī)脈沖源觸發(fā)時(shí)間,在各路發(fā)射信號(hào)之間產(chǎn)生一定的延時(shí)。設(shè)計(jì)了運(yùn)用現(xiàn)場(chǎng)可編程門(mén)陣列實(shí)現(xiàn)這種控制的精密延時(shí)電路。

    標(biāo)簽: UWB 精密 延時(shí)電路 雷達(dá)發(fā)射機(jī)

    上傳時(shí)間: 2013-08-05

    上傳用戶(hù):564708051@qq.com

  • WinAVR中的延時(shí)函數(shù)

    WinAVR中自帶的延時(shí)函數(shù)說(shuō)明 WinAVR中自帶的延時(shí)函數(shù)說(shuō)明

    標(biāo)簽: WinAVR 延時(shí)函數(shù)

    上傳時(shí)間: 2013-06-14

    上傳用戶(hù):Late_Li

  • FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能

    FPGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能,臺(tái)灣人寫(xiě)的,關(guān)于FPGA應(yīng)用的技術(shù)文章

    標(biāo)簽: FPGA 嵌入式 系統(tǒng) 性能

    上傳時(shí)間: 2013-08-20

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