PLL鎖相環實現時鐘提取，經過驗證可以使用
資源簡介：基于FPGA的新的DDS+pll時鐘發生器
上傳時間： 2014-01-07
上傳用戶：ma1301115706
資源簡介：fpga中pll時鐘實現的源代碼，可實現倍頻或分頻
上傳時間： 2016-03-08
上傳用戶：hongmo
資源簡介：pll 時鐘模塊 Quartus II平臺的簡單設計實例 附仿真波形
上傳時間： 2014-11-12
上傳用戶：小草123
資源簡介：能讀取/更改Nvidia顯卡pll時鐘信息,實現軟超頻的linux下源程序。
上傳時間： 2014-06-28
上傳用戶：亞亞娟娟123
資源簡介：使用輸入時鐘脈寬的調整，完成pll時鐘輸出的微調
上傳時間： 2016-12-14
上傳用戶：wangxiaoacc
資源簡介：pll鎖相環實現時鐘提取，經過驗證可以使用
上傳時間： 2016-07-25
上傳用戶：sinotyk
資源簡介：基于FPGA和pll的函數信號發生器時鐘部分的實現
上傳時間： 2013-08-08
上傳用戶：xzt
資源簡介：使用時鐘pll的源同步系統時序分析一）回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Ti...
上傳時間： 2013-11-05
上傳用戶：VRMMO
資源簡介：pll是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上；頂層文件是pll.GDF
上傳時間： 2014-06-09
上傳用戶：daguda
資源簡介：LPC23xx系列ARM時鐘源的選擇、pll的設置步驟以及注意事項等。PPT做的非常出色。
上傳時間： 2016-11-18
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資源簡介：驅動時鐘加入了pll,使得DDS的驅動時鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級
上傳時間： 2017-01-16
上傳用戶：ryb
資源簡介：基于FPGA和pll的函數信號發生器時鐘部分的實現
上傳時間： 2013-12-18
上傳用戶：lht618
資源簡介：pll是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上； 頂層文件是pll.GDF
上傳時間： 2017-07-24
上傳用戶：璇珠官人
資源簡介：摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直...
上傳時間： 2013-12-17
上傳用戶：xg262122
資源簡介：應用軟件根據BYPASS信號的值來決定是否使用pll。如果使用pll，那么它總是輸出一個200MHz的時鐘信號，并且聯合系統分頻器（SYSDIV）共同產生系統時鐘。饋送到PWM模塊的時鐘由系統時鐘提供。如果應用中需要較低的PWM時鐘，那么在時鐘信號到達PWM模塊前可以使用P...
上傳時間： 2013-10-17
上傳用戶：hjshhyy
資源簡介：時鐘和低功耗模式片內集成有pll(鎖相環)電路。外接的基準晶體+pll(鎖相環)電路共同組成系統時鐘電路。有關引腳：XTAL1/CLKIN：外接的基準晶體到片內振蕩器輸入引腳；如使用外部振蕩器，外部振蕩器的輸出必須接該腳。XTAL2：片內pll振蕩器輸出引腳；CLKOUT/IOP...
上傳時間： 2013-10-24
上傳用戶：1159797854
資源簡介：本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內嵌的增強型可重配置pll在不同的輸入時鐘頻率之間的動態適應，其目的是通過提供pll的重配置功能，使得不需要對FPGA進行重新編程就可以通過軟件手段完成pll的重新配置，以重新鎖定和正常工...
上傳時間： 2013-11-30
上傳用戶：liuqy
資源簡介：本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內嵌的增強型可重配置pll在不同的輸入時鐘頻率之間的動態適應，其目的是通過提供pll的重配置功能，使得不需要對FPGA進行重新編程就可以通過軟件手段完成pll的重新配置，以重新鎖定和正常工...
上傳時間： 2013-11-02
上傳用戶：66666
資源簡介：pll是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), 數字鎖相技術在通信領域應用非常廣泛，本例用VHDL描述了一個鎖相環作為參考，源碼已經調試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致,...
上傳時間： 2013-12-31
上傳用戶：hphh
資源簡介：簡單的可配置dpll的VHDL代碼。 用于時鐘恢復后的相位抖動的濾波有很好的效果， 而且可以參數化配置pll的級數。
上傳時間： 2013-12-14
上傳用戶：lwwhust
資源簡介：模塊使用外部濾波器回路來抑制信號抖動和電磁干擾。濾波器回路由pll接在濾波器輸入引腳pllF和pllF2之間的電阻Rl和電容Cl、C2組成。電容 Cl、C2必須為無極性電容。在不同的振蕩器頻率下，R1、Cl、C2的取值不同，常用的參數組合如表l所列。pll模塊的電源引腳pll...
上傳時間： 2014-01-07
上傳用戶：ikemada
資源簡介：2001年全國大學生電子設計競賽“索尼杯”得主——調頻收音機 本調頻收音機主要由索尼公司的FM/AM收音機芯片CXA1019、ROHM公司的pll頻率合成器BU2614(本刊網站上提供了該芯片的資料)和單片機組成。系統以單片機AT89C51為控制核心,實現全頻搜索、指定頻率范圍...
上傳時間： 2013-12-16
上傳用戶：123啊
資源簡介：一種方便的全數字時鐘頻率轉換電路設計，不使用pll，轉換檔位多，資源占用少。
上傳時間： 2013-12-19
上傳用戶：a3318966
資源簡介：分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的pll，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先...
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
資源簡介：pll(Phase Locked Loop)： 為鎖相回路或鎖相環，用來統一整合時鐘信號，使高頻器件正常工作，如內存的存取資料等。pll用于振蕩器中的反饋技術。 許多電子設備要正常工作，通常需要外部的輸入信號與內部的振蕩信號同步。一般的晶振由于工藝與成本原因，做不到...
上傳時間： 2021-07-23
上傳用戶：紫陽帝尊
資源簡介：0011、采用實時時鐘芯片DS1302+AT89C2051的紅外遙控LED電子鐘
上傳時間： 2013-05-28
上傳用戶：eeworm
資源簡介：pll電路
上傳時間： 2013-08-01
上傳用戶：eeworm
資源簡介：《匠人手記》網絡版《從零開始玩轉PIC 之 旋轉時鐘》
上傳時間： 2013-06-02
上傳用戶：eeworm
資源簡介：PCF8563 I2C 實時時鐘／日歷芯片 PDF版
上傳時間： 2013-08-03
上傳用戶：eeworm
資源簡介：匠人手記 網絡版 從零開始玩轉PIC之旋轉時鐘
上傳時間： 2013-07-19
上傳用戶：eeworm
