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基于FPGA的HDLC協(xié)議控制器的設(shè)計

  • 資源大小:2500 K
  • 上傳時間: 2013-06-09
  • 上傳用戶:jellylihui
  • 資源積分:2 下載積分
  • 標(biāo)      簽: FPGA HDLC 協(xié)議控制器

資 源 簡 介

本文以符號多項式理論為基礎(chǔ),從理論上論證了任意長度比特組合的CRC校驗碼的并行算法,提出了并行CRC計算的數(shù)學(xué)模型,并且以8位二進制序列(即一個字節(jié))為例,介紹了利用此數(shù)學(xué)模型計算校驗碼的方法,最后給出了與此算法相對應(yīng)的VHDL模型。經(jīng)過對實驗數(shù)據(jù)的對比分析,表明文中所提并行CRC算法的關(guān)鍵路徑延遲和硬件面積都得到了優(yōu)化,以Top-Down設(shè)計方法給出了一種HDLC協(xié)議控制器的設(shè)計方案,用VHDL語言進行了行為級描述,采用Xilinx公司的FPGA產(chǎn)品進行實現(xiàn)。

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