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  資源簡介：此程序是用VHDL硬件描述語言編寫的,實(shí)現(xiàn)四位全加器的功能

  標(biāo)簽： VHDL 程序 硬件描述語言 全加器

  上傳時間： 2017-01-07

  上傳用戶：天誠24

• 該程序用VHDL硬件描述語言編寫而成,已調(diào)試通過,程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計代替了硬件設(shè)計,方便,穩(wěn)定,不需要硬件調(diào)試!免費(fèi)下載

  資源簡介：該程序用VHDL硬件描述語言編寫而成,已調(diào)試通過,程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計代替了硬件設(shè)計,方便,穩(wěn)定,不需要硬件調(diào)試!

  標(biāo)簽： VHDL 程序 硬件描述語言 三分頻

  上傳時間： 2013-12-24

  上傳用戶：huyiming139

• 用VHDL硬件描述語言編寫的FIR數(shù)字濾波器免費(fèi)下載

  資源簡介：用VHDL硬件描述語言編寫的FIR數(shù)字濾波器

  標(biāo)簽： VHDL FIR 硬件描述語言 數(shù)字濾波器

  上傳時間： 2014-01-22

  上傳用戶：cuibaigao

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  標(biāo)簽： VHDL SDI 接口 源程序

  上傳時間： 2014-08-24

  上傳用戶：gtzj

• 用VHDL硬件描述語言編寫數(shù)碼管譯碼顯示免費(fèi)下載

  資源簡介：用VHDL硬件描述語言編寫數(shù)碼管譯碼顯示

  標(biāo)簽： VHDL 硬件描述語言 數(shù)碼管 編寫

  上傳時間： 2014-08-15

  上傳用戶：csgcd001

• 這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我免費(fèi)下載

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  標(biāo)簽： PULL VHDL MAX 全加器

  上傳時間： 2014-05-31

  上傳用戶：lht618

• 用VHDL寫的一個8位全加器的實(shí)驗(yàn)程序,供新手參考免費(fèi)下載

  資源簡介：用VHDL寫的一個8位全加器的實(shí)驗(yàn)程序,供新手參考

  標(biāo)簽： VHDL 8位 全加器 實(shí)驗(yàn)

  上傳時間： 2017-03-03

  上傳用戶：lx9076

• VHDL實(shí)現(xiàn)四位全加器免費(fèi)下載

  資源簡介：VHDL實(shí)現(xiàn)四位全加器，適合初學(xué)者，源程序下載

  標(biāo)簽： VHDL 全加器

  上傳時間： 2013-12-30

  上傳用戶：xsnjzljj

• 這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器免費(fèi)下載

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  標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 全加器

  上傳時間： 2017-01-19

  上傳用戶：1583060504

• 8031仿真程序 用VHDL硬件描述語言寫的免費(fèi)下載

  資源簡介：8031仿真程序 用VHDL硬件描述語言寫的

  標(biāo)簽： 8031 VHDL 仿真程序 硬件描述語言

  上傳時間： 2017-03-30

  上傳用戶：aa54

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  標(biāo)簽： VHDL 硬件描述語言 乘法器 多路

  上傳時間： 2013-12-31

  上傳用戶：songyue1991

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  標(biāo)簽： FPGA CPLD VHDL EDA

  上傳時間： 2013-11-25

  上傳用戶：ruan2570406

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  標(biāo)簽： VHDL Cyclone FPGA 硬件描述語言

  上傳時間： 2015-04-02

  上傳用戶：nanxia

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  資源簡介：用VHDL硬件描述語言開發(fā)的miniUART接口IP Core,用戶可以將其嵌入到自己的FPGA模塊中。

  標(biāo)簽： miniUART VHDL Core FPGA

  上傳時間： 2015-07-22

  上傳用戶：稀世之寶039

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  標(biāo)簽： 8051 Verilog 單片機(jī) 內(nèi)核設(shè)計

  上傳時間： 2014-01-25

  上傳用戶：wangzhen1990

• 用VHDL硬件描述語言實(shí)現(xiàn)的良好運(yùn)行的三分頻電路免費(fèi)下載

  資源簡介：用VHDL硬件描述語言實(shí)現(xiàn)的良好運(yùn)行的三分頻電路

  標(biāo)簽： VHDL 硬件描述語言 三分頻電路 運(yùn)行

  上傳時間： 2014-06-29

  上傳用戶：龍飛艇

• 用VHDL硬件描述語言免費(fèi)下載

  資源簡介：用VHDL硬件描述語言，采用一種軟件硬化的設(shè)計思路設(shè)計了控制器。將控制器劃分成八個模塊

  標(biāo)簽： VHDL 硬件描述語言

  上傳時間： 2016-04-25

  上傳用戶：jennyzai

• 用VHDL硬件描述語言完成秒表的設(shè)計免費(fèi)下載

  資源簡介：用VHDL硬件描述語言完成秒表的設(shè)計，分6個模塊

  標(biāo)簽： VHDL 硬件描述語言

  上傳時間： 2016-08-24

  上傳用戶：大三三

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  資源簡介：一個用VHDL硬件描述語言實(shí)現(xiàn)的一個比較簡單的除法器

  標(biāo)簽： VHDL 硬件描述語言 比較 除法器

  上傳時間： 2017-06-12

  上傳用戶：waitingfy

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  標(biāo)簽： Verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• 用verilog硬件描述語言編寫的16位數(shù)模轉(zhuǎn)換器的源代碼免費(fèi)下載

  資源簡介：用verilog硬件描述語言編寫的16位數(shù)模轉(zhuǎn)換器的源代碼，可以綜合

  標(biāo)簽： verilog 硬件描述語言 數(shù)模轉(zhuǎn)換器 源代碼

  上傳時間： 2015-09-22

  上傳用戶：JasonC

• 用VHDL語言 來實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容免費(fèi)下載

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  標(biāo)簽： VHDL 語言 并行 加法器

  上傳時間： 2016-10-27

  上傳用戶：xg262122

• 此程序是用分治算法思想將兩個規(guī)模為2^k*2^k的矩陣相乘免費(fèi)下載

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  標(biāo)簽： 程序 分 模 矩陣相乘

  上傳時間： 2014-01-23

  上傳用戶：lz4v4

• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。免費(fèi)下載

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  標(biāo)簽： Verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• 四位全加器語言描述是以文本方式上傳的免費(fèi)下載

  資源簡介：四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助

  標(biāo)簽： 全加器 語言 方式

  上傳時間： 2014-01-26

  上傳用戶：siguazgb

• 用VHDL語言采用串行方法實(shí)現(xiàn)用1位全加器實(shí)現(xiàn)4位全加器免費(fèi)下載

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  標(biāo)簽： VHDL 全加器 語言 串行

  上傳時間： 2016-05-27

  上傳用戶：hongmo

• 8位全加器的VHDL語言描述免費(fèi)下載

  資源簡介：8位全加器的VHDL語言描述，有需要的頂一下。

  標(biāo)簽： VHDL 8位 全加器 語言

  上傳時間： 2017-05-30

  上傳用戶：aysyzxzm

• 用VHDL語言設(shè)計四位全加器免費(fèi)下載

  資源簡介：用VHDL語言設(shè)計四位全加器，有低位進(jìn)位和高位進(jìn)位。

  標(biāo)簽： VHDL 語言 全加器

  上傳時間： 2013-12-26

  上傳用戶：6546544

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  標(biāo)簽： VHDL eda 語言 全加器

  上傳時間： 2014-01-15

  上傳用戶：baiom

• 8位全加器的VHDL描述免費(fèi)下載

  資源簡介：8位全加器的VHDL描述，可用MAX+plusⅡ運(yùn)行測試

  標(biāo)簽： VHDL 8位 全加器

  上傳時間： 2014-01-16

  上傳用戶：erkuizhang