相 關(guān) 資 源

• 用VHDL寫的一個8位全加器的實驗程序,供新手參考免費下載

  資源簡介：用VHDL寫的一個8位全加器的實驗程序,供新手參考

  標簽： VHDL 8位 全加器 實驗

  上傳時間： 2017-03-03

  上傳用戶：lx9076

• 2級流水線實現(xiàn)的8位全加器的VHDL代碼免費下載

  資源簡介：2級流水線實現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD

  標簽： VHDL 流水線 8位 全加器

  上傳時間： 2014-06-15

  上傳用戶：zhanditian

• 此程序是用VHDL硬件描述語言編寫的,實現(xiàn)四位全加器的功能免費下載

  資源簡介：此程序是用VHDL硬件描述語言編寫的,實現(xiàn)四位全加器的功能

  標簽： VHDL 程序 硬件描述語言 全加器

  上傳時間： 2017-01-07

  上傳用戶：天誠24

• 8位全加器的VHDL描述免費下載

  資源簡介：8位全加器的VHDL描述，可用MAX+plusⅡ運行測試

  標簽： VHDL 8位 全加器

  上傳時間： 2014-01-16

  上傳用戶：erkuizhang

• 8位全加器的VHDL語言描述免費下載

  資源簡介：8位全加器的VHDL語言描述，有需要的頂一下。

  標簽： VHDL 8位 全加器 語言

  上傳時間： 2017-05-30

  上傳用戶：aysyzxzm

• 這是一個8位全加器免費下載

  資源簡介：這是一個8位全加器，利用VHDL完成了電路的構(gòu)成，

  標簽： 8位 全加器

  上傳時間： 2017-07-16

  上傳用戶：s363994250

• 本設(shè)計是設(shè)計了一個4位全加器的內(nèi)容免費下載

  資源簡介：本設(shè)計是設(shè)計了一個4位全加器的內(nèi)容，是由4個一位全加器串聯(lián)而成的

  標簽： 全加器

  上傳時間： 2017-08-15

  上傳用戶：水口鴻勝電器

• 用VHDL編寫的8位全加器,數(shù)字分頻器等程序免費下載

  資源簡介：用VHDL編寫的8位全加器,數(shù)字分頻器等程序

  標簽： VHDL 8位 編寫 全加器

  上傳時間： 2013-12-16

  上傳用戶：ztj182002

• 這個是用VERILOG做的一個8位功能很弱的CPU免費下載

  資源簡介：這個是用VERILOG做的一個8位功能很弱的CPU

  標簽： VERILOG CPU 8位

  上傳時間： 2014-11-23

  上傳用戶：wangchong

• 這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我免費下載

  資源簡介：這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我

  標簽： PULL VHDL MAX 全加器

  上傳時間： 2014-05-31

  上傳用戶：lht618

• 本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.免費下載

  資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.

  標簽： Verilog HDL 程序 全加器

  上傳時間： 2013-12-03

  上傳用戶：moerwang

• 這是一個4位全加器免費下載

  資源簡介：這是一個4位全加器，用一個1位半價做的一位全加，然后做成的四位半加。

  標簽： 全加器

  上傳時間： 2016-04-30

  上傳用戶：上善若水

• 用VHDL語言 來實現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容免費下載

  資源簡介：用VHDL語言 來實現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容

  標簽： VHDL 語言 并行 加法器

  上傳時間： 2016-10-27

  上傳用戶：xg262122

• 基于eda中VHDL語言的一位全加器的設(shè)計免費下載

  資源簡介：基于eda中VHDL語言的一位全加器的設(shè)計，詳細的設(shè)計過程和實驗現(xiàn)象，相互學(xué)習(xí)

  標簽： VHDL eda 語言 全加器

  上傳時間： 2014-01-15

  上傳用戶：baiom

• 1位全加器的VHDL設(shè)計 通過兩個半加起實現(xiàn)免費下載

  資源簡介：1位全加器的VHDL設(shè)計 通過兩個半加起實現(xiàn)

  標簽： VHDL 全加器

  上傳時間： 2017-01-12

  上傳用戶：徐孺

• 4 級流水方式的8 位全加器。。。。。。免費下載

  資源簡介：4 級流水方式的8 位全加器。。。。。。

  標簽： 方式 全加器

  上傳時間： 2017-07-20

  上傳用戶：362279997

• 該程序?qū)崿F(xiàn)的是n位全加器免費下載

  資源簡介：該程序?qū)崿F(xiàn)的是n位全加器，首先用與非門實現(xiàn)一位全家器，最后實現(xiàn)n位的全加器。

  標簽： 程序 全加器

  上傳時間： 2015-04-18

  上傳用戶：fandeshun

• 三位全加器的源代碼免費下載

  資源簡介：三位全加器的源代碼，和測試代碼，用Verilog HDL實現(xiàn)的！

  標簽： 全加器 源代碼

  上傳時間： 2013-12-22

  上傳用戶：erkuizhang

• 8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器免費下載

  資源簡介：8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器8位全加器

  標簽： 8位 全加器

  上傳時間： 2017-07-27

  上傳用戶：plsee

• 通過VHDL實現(xiàn)4位全加器免費下載

  資源簡介：通過VHDL實現(xiàn)4位全加器，8位全加器，和8位通用寄存器的設(shè)計

  標簽： VHDL 全加器

  上傳時間： 2014-01-11

  上傳用戶：lanwei

• 這是我在ISP編程實驗中獨立編寫的采用結(jié)構(gòu)化描述的四位全加器免費下載

  資源簡介：這是我在ISP編程實驗中獨立編寫的采用結(jié)構(gòu)化描述的四位全加器，通過四次映射一位全加器的方式實現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運算結(jié)果輸出到數(shù)碼管顯示。

  標簽： ISP 編程實驗 獨立 全加器

  上傳時間： 2017-01-19

  上傳用戶：1583060504

• 用VHDL寫的一個32位并行乘法器的源代碼免費下載

  資源簡介：用VHDL寫的一個32位并行乘法器的源代碼，已經(jīng)過驗證，可以直接使用

  標簽： VHDL 并行 乘法器 源代碼

  上傳時間： 2014-01-06

  上傳用戶：hoperingcong

• [VHDL經(jīng)典設(shè)計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][免費下載

  資源簡介：[VHDL經(jīng)典設(shè)計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時鐘使能的4位加法計數(shù)器][9--數(shù)控分頻器][1...

  標簽： xilinx VHDL 01 02

  上傳時間： 2014-09-06

  上傳用戶：han_zh

• 8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器免費下載

  資源簡介：8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當(dāng)編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5...

  標簽： ultipler_quick_add booth 乘法器 測試

  上傳時間： 2016-07-12

  上傳用戶：zhaiye

• 這是用VerilogHDL描述的一個8位精簡指令集處理器免費下載

  資源簡介：這是用VerilogHDL描述的一個8位精簡指令集處理器，包含完整代碼，各種文檔，以及測試環(huán)境。

  標簽： VerilogHDL 8位 指令集 處理器

  上傳時間： 2014-01-08

  上傳用戶：sunjet

• 改程序用VHDL編寫 實現(xiàn)由8位二進制數(shù)轉(zhuǎn)化成整數(shù)的功能免費下載

  資源簡介：改程序用VHDL編寫 實現(xiàn)由8位二進制數(shù)轉(zhuǎn)化成整數(shù)的功能

  標簽： VHDL 程序 8位 二進制數(shù)

  上傳時間： 2017-05-01

  上傳用戶：D&L37

• 用74181和74182設(shè)計的一個8位運算器 已通過仿真~~~~~~~~~~~~~~~~~~~~~免費下載

  資源簡介：用74181和74182設(shè)計的一個8位運算器 已通過仿真~~~~~~~~~~~~~~~~~~~~~

  標簽： 74181 74182 8位 運算器

  上傳時間： 2017-06-05

  上傳用戶：拔絲土豆

• 8位大小比較器的VHDL源代碼免費下載

  資源簡介：8位大小比較器的VHDL源代碼，Magnitude Comparator VHDL description of a 4-bit magnitude comparator with expansion inputs

  標簽： VHDL 8位 比較器 源代碼

  上傳時間： 2015-04-15

  上傳用戶：guanliya

• 簡單的一個8位RISC免費下載

  資源簡介：簡單的一個8位RISC，Verilog HDL代碼,類型為pic16c57

  標簽： RISC 8位

  上傳時間： 2015-04-25

  上傳用戶：xinyuzhiqiwuwu

• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計中。

  標簽： Verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu