RISC的指令VerilogHDL實(shí)現(xiàn)
資源簡(jiǎn)介：RISC的指令VerilogHDL實(shí)現(xiàn)
上傳時(shí)間： 2014-10-31
上傳用戶：dianxin61
資源簡(jiǎn)介：指令集仿真器是目前嵌入式系統(tǒng)研究中一個(gè)極其重要的領(lǐng)域，一個(gè)靈活高效且準(zhǔn)確度高的仿真器不僅可以實(shí)現(xiàn)對(duì)嵌入式系統(tǒng)硬件環(huán)境的仿真，而且是現(xiàn)代微處理器結(jié)構(gòu)設(shè)計(jì)過(guò)程中性能評(píng)估的重要工具. 仿真器的性能已經(jīng)成為影響整個(gè)設(shè)計(jì)效率的重要因素，在現(xiàn)有的指令集仿...
上傳時(shí)間： 2013-08-02
上傳用戶：宋桃子
資源簡(jiǎn)介：隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展，RISC軟核處理器的研究與開(kāi)發(fā)設(shè)計(jì)開(kāi)始受到了人們的重視。基于FPGA的RISC軟核處理器在各個(gè)行業(yè)開(kāi)始得到了廣泛的應(yīng)用，特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來(lái)越廣泛的應(yīng)用前景。 該論文在研究了大量國(guó)內(nèi)外技術(shù)...
上傳時(shí)間： 2013-07-21
上傳用戶：caozhizhi
資源簡(jiǎn)介：介紹幾種常用的仿真器的設(shè)計(jì)方案，通過(guò)比較分析各自原理的優(yōu)缺點(diǎn)，結(jié)合硬件性能，設(shè)計(jì)了基于ZWFcore的指令集仿真器ZWISS。通過(guò)對(duì)其CPU、多級(jí)存儲(chǔ)單元、陷阱、內(nèi)存管理單元（MMU）、存儲(chǔ)保護(hù)系統(tǒng)（MPS）以及物理內(nèi)存屬性（PMA）的仿真，較完善地完成對(duì)ZWFcore...
上傳時(shí)間： 2013-10-09
上傳用戶：exxxds
資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2013-10-28
上傳用戶：xiaoxiang
資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2015-01-02
上傳用戶：oooool
資源簡(jiǎn)介：1、（1）32bit乘法的指令解釋 （2）volume1的load.asm基礎(chǔ)上實(shí)現(xiàn)一個(gè) 16bit數(shù)組的乘法累加的函數(shù)，并進(jìn)行 -o2 / -o3 / 手工優(yōu)化 2、c環(huán)境 C調(diào)用匯編函數(shù)，匯編函數(shù)調(diào)用c函數(shù) addarr3(int * arr1, int * arr2, int * arr3, int * arr4, n) //匯編函數(shù)...
上傳時(shí)間： 2014-01-08
上傳用戶：bibirnovis
資源簡(jiǎn)介：基本模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)主要內(nèi)容： 設(shè)計(jì)一個(gè)較為完整的計(jì)算機(jī)、并編寫(xiě)一些簡(jiǎn)單的指令 基本要求： 設(shè)計(jì)器材： Dais-CMH+/CMH 計(jì)算器組成原理教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)，實(shí)驗(yàn)用扁平線、導(dǎo)線若干。 設(shè)計(jì)目的： ⒈ 在掌握部件單元電路實(shí)驗(yàn)的基礎(chǔ)上，進(jìn)一步將其組成系...
上傳時(shí)間： 2014-02-18
上傳用戶：zwei41
資源簡(jiǎn)介：在AlTEA的DE2平臺(tái)上用VerilogHDL實(shí)現(xiàn)的VGA控制模塊
上傳時(shí)間： 2015-10-01
上傳用戶：xsnjzljj
資源簡(jiǎn)介：linux下的ls指令,可以實(shí)現(xiàn),這個(gè)是改進(jìn)版
上傳時(shí)間： 2014-01-09
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資源簡(jiǎn)介：模型機(jī)綜合設(shè)計(jì)——帶進(jìn)位運(yùn)算指令的實(shí)現(xiàn)1、通過(guò)使用軟件HKCPT的聯(lián)機(jī)方式實(shí)現(xiàn)和脫機(jī)方式實(shí)現(xiàn)。 2、通過(guò)微單步、單拍調(diào)試，分析微指令時(shí)序和數(shù)據(jù)流程。
上傳時(shí)間： 2014-01-18
上傳用戶：qq1604324866
資源簡(jiǎn)介：模型機(jī)綜合設(shè)計(jì)——不帶進(jìn)位的與或運(yùn)算指令的實(shí)現(xiàn) 1、通過(guò)使用軟件HKCPT的聯(lián)機(jī)方式實(shí)現(xiàn)和脫機(jī)方式實(shí)現(xiàn)。 2、通過(guò)微單步、單拍調(diào)試，分析微指令時(shí)序和數(shù)據(jù)流程。
上傳時(shí)間： 2015-11-08
上傳用戶：zhoujunzhen
資源簡(jiǎn)介：摘要:介紹基于MF-RC500芯片的通用射頻卡讀/寫(xiě)模塊的設(shè)計(jì)和實(shí)現(xiàn)。該讀/寫(xiě)模塊具有和應(yīng)用系統(tǒng)的多種通信接口方式,包括二線制通信模式 模塊設(shè)計(jì)有用戶高級(jí)讀寫(xiě)指令,極大地簡(jiǎn)化了應(yīng)用系統(tǒng)對(duì)射頻卡的操作 應(yīng)用系統(tǒng)和模塊的通信基于二次握手的通信協(xié)議,保證了通信的...
上傳時(shí)間： 2014-01-13
上傳用戶：yepeng139
資源簡(jiǎn)介：這是我在ADSP tiger sharc 201上面實(shí)現(xiàn)的OFDM(標(biāo)準(zhǔn)是wimax)同步算法哦!具有非常高的指令效率.
上傳時(shí)間： 2013-12-13
上傳用戶：lhw888
資源簡(jiǎn)介：實(shí)現(xiàn)各種算數(shù)邏輯運(yùn)算 根據(jù)輸入的指令不同，得到不同的結(jié)果
上傳時(shí)間： 2014-12-22
上傳用戶：希醬大魔王
資源簡(jiǎn)介：計(jì)算機(jī)組原理課程設(shè)計(jì):模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn),定義7條機(jī)器指令編寫(xiě)相應(yīng)的微程序并調(diào)試通過(guò).
上傳時(shí)間： 2014-01-19
上傳用戶：gmh1314
資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)的產(chǎn)生Sine波形全部程序 個(gè)人驗(yàn)證后收藏的。
上傳時(shí)間： 2014-11-18
上傳用戶：wys0120
資源簡(jiǎn)介：RISC處理器仿真分析程序?？梢杂糜谘芯客ㄓ肦ISC處理器的指令和架構(gòu)設(shè)計(jì)。在linux下編譯，但也可在VC++中編譯
上傳時(shí)間： 2014-12-06
上傳用戶：cuibaigao
資源簡(jiǎn)介：不帶進(jìn)位的與或運(yùn)算的指令實(shí)現(xiàn)，構(gòu)造模型機(jī)實(shí)現(xiàn)不帶進(jìn)位的與或運(yùn)算，使用軟件HKCPT調(diào)試并執(zhí)行一段程序，了解程序的編譯、加載過(guò)程。通過(guò)微單步，單拍調(diào)試，理解模型機(jī)中的數(shù)據(jù)流向。
上傳時(shí)間： 2014-01-28
上傳用戶：qwe1234
資源簡(jiǎn)介：一個(gè)可以模擬MIPS匯編語(yǔ)言在硬件上運(yùn)行的模擬器。 該模擬器對(duì)于43條最常用的指令進(jìn)行了實(shí)現(xiàn)。而且實(shí)現(xiàn)了端口通信，輸入和輸出中斷。 對(duì)于數(shù)據(jù)傳輸?shù)难訒r(shí)也進(jìn)行了考慮。 為了讓讀者更好理解程序功能，附帶了使用說(shuō)明。
上傳時(shí)間： 2013-12-05
上傳用戶：1109003457
資源簡(jiǎn)介：nios中自定義指令集實(shí)現(xiàn)三角函數(shù)的軟件部分。
上傳時(shí)間： 2016-12-30
上傳用戶：netwolf
資源簡(jiǎn)介：用jAVA實(shí)現(xiàn)的一個(gè)CPU32位的指令代碼，雖然簡(jiǎn)單點(diǎn)實(shí)現(xiàn)move,add,sub id,num等指令，但有比較好的參考學(xué)習(xí)
上傳時(shí)間： 2017-01-04
上傳用戶：450976175
資源簡(jiǎn)介：設(shè)計(jì)一個(gè)請(qǐng)求頁(yè)式存儲(chǔ)管理方案。并編寫(xiě)模擬程序?qū)崿F(xiàn)。 產(chǎn)生一個(gè)需要訪問(wèn)的指令地址流。它是一系列需要訪問(wèn)的指令的地址。為不失一般性，你可以適當(dāng)?shù)兀ㄓ萌斯ぶ付ǖ胤椒ɑ蛴秒S機(jī)數(shù)產(chǎn)生器）生成這個(gè)序列。為簡(jiǎn)單起見(jiàn)，頁(yè)面淘汰算法采用FIFO頁(yè)面淘汰算法，并且...
上傳時(shí)間： 2017-01-05
上傳用戶：奇奇奔奔
資源簡(jiǎn)介：用 VerilogHDL實(shí)現(xiàn)SPI總線的程序
上傳時(shí)間： 2013-12-10
上傳用戶：fanboynet
資源簡(jiǎn)介：USB2_0控制器CY7C68013與FPGA接口的VerilogHDL實(shí)現(xiàn).rar
上傳時(shí)間： 2013-12-10
上傳用戶：417313137
資源簡(jiǎn)介：or1200開(kāi)源RISC cpu的verilog描述實(shí)現(xiàn)，cpu源代碼分析與芯片設(shè)計(jì)一書(shū)的源碼
上傳時(shí)間： 2017-02-28
上傳用戶：litianchu
資源簡(jiǎn)介：ATmega8是基于增強(qiáng)的AVR RISC結(jié)構(gòu)的低功耗8位CMOS微控制器。由于其先進(jìn)的指令 集以及單時(shí)鐘周期指令執(zhí)行時(shí)間， ATmega8 的數(shù)據(jù)吞吐率高達(dá)1 MIPS/MHz，從而可以 緩減系統(tǒng)在功耗和處理速度之間的矛盾。
上傳時(shí)間： 2017-03-30
上傳用戶：shinesyh
資源簡(jiǎn)介：一種RISC結(jié)構(gòu)8位微控制器的設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2013-12-14
上傳用戶：BOBOniu
資源簡(jiǎn)介：一種RISC結(jié)構(gòu)8位微控制器的設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2014-11-27
上傳用戶：watch100
資源簡(jiǎn)介：本文介紹了基于軟PLC(Programmable Logic Controller，可編程控制器)的嵌入式技術(shù)起源和背景，綜述了基于軟PLC的嵌入式系統(tǒng)的關(guān)鍵技術(shù)和優(yōu)點(diǎn)，最后介紹了其設(shè)計(jì)和實(shí)現(xiàn)的方法。 基于軟PLC的嵌入式系統(tǒng)的研究與實(shí)現(xiàn)分為開(kāi)發(fā)系統(tǒng)和運(yùn)行系統(tǒng)(又稱(chēng)為虛擬機(jī)系統(tǒng))。...
上傳時(shí)間： 2013-04-24
上傳用戶：jiiszha
