相 關(guān) 資 源

• 用verilog編寫的pci——rtl級(jí)。免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的pci——rtl級(jí)。

  標(biāo)簽： verilog pci rtl 編寫

  上傳時(shí)間： 2015-06-06

  上傳用戶：亞亞娟娟123

• 一個(gè)用verilog編寫的總線仲裁程序。多個(gè)設(shè)備共享總線免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用verilog編寫的總線仲裁程序。多個(gè)設(shè)備共享總線，不同設(shè)備的優(yōu)先級(jí)是變化的，保證每個(gè)設(shè)備都有公平的使用總線的機(jī)會(huì)。

  標(biāo)簽： verilog 編寫 總線仲裁 總線

  上傳時(shí)間： 2014-11-21

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• 用verilog編寫的搶答器程序。由硬件思維編寫免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的搶答器程序。由硬件思維編寫，由一個(gè)多路開關(guān)和一個(gè)觸發(fā)器構(gòu)成，比起c，簡(jiǎn)單并且穩(wěn)定。

  標(biāo)簽： verilog 編寫 搶答器 程序

  上傳時(shí)間： 2014-11-12

  上傳用戶：frank1234

• 用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過了免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過了，可以在modelsim上運(yùn)行察看

  標(biāo)簽： verilog rtl 編寫 網(wǎng)卡芯片

  上傳時(shí)間： 2015-03-31

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• 用vhdl編寫的pci源代碼。花了我2000多元錢買來的免費(fèi)下載

  資源簡(jiǎn)介：用vhdl編寫的pci源代碼?；宋?000多元錢買來的，編譯通過！

  標(biāo)簽： vhdl 2000 pci 編寫

  上傳時(shí)間： 2013-08-29

  上傳用戶：brilliantchen

• 一個(gè)用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。

  標(biāo)簽： verilog 編寫 模擬交通燈 控制

  上傳時(shí)間： 2014-01-21

  上傳用戶：ljmwh2000

• 用vhdl編寫的pci源代碼?；宋?000多元錢買來的免費(fèi)下載

  資源簡(jiǎn)介：用vhdl編寫的pci源代碼。花了我2000多元錢買來的，編譯通過！

  標(biāo)簽： vhdl 2000 pci 編寫

  上傳時(shí)間： 2014-01-14

  上傳用戶：csgcd001

• 用verilog編寫的USB下載線程序 實(shí)現(xiàn)USB協(xié)議和JTAG接口的數(shù)據(jù)轉(zhuǎn)換實(shí)現(xiàn)狀態(tài)機(jī)。免費(fèi)下載

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  標(biāo)簽： USB verilog JTAG 編寫

  上傳時(shí)間： 2013-12-25

  上傳用戶：chenbhdt

• 用verilog編寫的bch譯碼器免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的bch譯碼器，包括測(cè)試文件，隨機(jī)加載了比特流，進(jìn)行了測(cè)試。

  標(biāo)簽： verilog bch 編寫 譯碼器

  上傳時(shí)間： 2013-12-15

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• 用verilog編寫的高速8路并行dds模塊免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的高速8路并行dds模塊，用于與高速da(1ghz或以上)接口產(chǎn)生任意頻率正弦波，模塊已經(jīng)經(jīng)過工程驗(yàn)證，用于產(chǎn)品中。

  標(biāo)簽： verilog dds 8路 編寫

  上傳時(shí)間： 2014-01-04

  上傳用戶：ruan2570406

• 用verilog編寫的搶答器免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的搶答器，當(dāng)主持人宣布“開始比賽”，系統(tǒng)初始化，選手進(jìn)入“搶答狀態(tài)”。當(dāng)某一選手首先按下?lián)尨痖_關(guān)時(shí)，相應(yīng)的指示燈亮，此時(shí)搶答器不再接受其他輸入信號(hào)。電路具有累計(jì)分控制（分別用４個(gè)４位選手的積分——十六進(jìn)制數(shù)），由主持人控制“加...

  標(biāo)簽： verilog 編寫 搶答器

  上傳時(shí)間： 2014-01-16

  上傳用戶：佳期如夢(mèng)

• 用verilog編寫的一個(gè)簡(jiǎn)單的產(chǎn)生偽隨機(jī)序列的代碼（m序列）免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的一個(gè)簡(jiǎn)單的產(chǎn)生偽隨機(jī)序列的代碼（m序列），比較實(shí)用。

  標(biāo)簽： verilog 編寫 偽隨機(jī)序列 代碼

  上傳時(shí)間： 2017-06-27

  上傳用戶：dave520l

• 用verilog 編寫的8位risc cpu免費(fèi)下載

  資源簡(jiǎn)介：用verilog 編寫的8位risc cpu，行為級(jí)描述，可綜合

  標(biāo)簽： verilog risc cpu 8位

  上傳時(shí)間： 2017-07-24

  上傳用戶：gdgzhym

• 在TC下用c編寫的俄羅斯方塊游戲。免費(fèi)下載

  資源簡(jiǎn)介：在TC下用c編寫的俄羅斯方塊游戲。

  標(biāo)簽： 編寫 俄羅斯方塊

  上傳時(shí)間： 2014-01-11

  上傳用戶：大三三

• 用verilog編寫的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的多功能數(shù)字鐘

  標(biāo)簽： verilog 編寫 多功能 數(shù)字

  上傳時(shí)間： 2015-02-25

  上傳用戶：王者A

• 本程式是用VB6編寫的網(wǎng)絡(luò)廣播程序。操作者可以通過本軟件收聽廣播。免費(fèi)下載

  資源簡(jiǎn)介：本程式是用VB6編寫的網(wǎng)絡(luò)廣播程序。操作者可以通過本軟件收聽廣播。

  標(biāo)簽： VB6 程式 程序 操作

  上傳時(shí)間： 2015-03-20

  上傳用戶：集美慧

• 一個(gè)用jsp 編寫的學(xué)生管理系統(tǒng)。雖然不大免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用jsp 編寫的學(xué)生管理系統(tǒng)。雖然不大，但是功能完整。希望大家喜歡。

  標(biāo)簽： jsp 編寫 管理系統(tǒng)

  上傳時(shí)間： 2014-01-07

  上傳用戶：wweqas

• 這是用Delphi編寫的維修管理系統(tǒng)。主要功能包括業(yè)務(wù)管理免費(fèi)下載

  資源簡(jiǎn)介：這是用Delphi編寫的維修管理系統(tǒng)。主要功能包括業(yè)務(wù)管理，庫(kù)存管理，職員管理等。數(shù)據(jù)庫(kù)：Access，ODBC mr_wx，默認(rèn)ID：mr，密碼：

  標(biāo)簽： Delphi 編寫 維修管理

  上傳時(shí)間： 2015-05-20

  上傳用戶：lizhizheng88

• 這是用Delphi編寫的車輛管理系統(tǒng)。主要功能有檔案管理免費(fèi)下載

  資源簡(jiǎn)介：這是用Delphi編寫的車輛管理系統(tǒng)。主要功能有檔案管理，運(yùn)營(yíng)管理，車輛管理，駕駛員管理，系統(tǒng)維護(hù)等。

  標(biāo)簽： Delphi 編寫 車輛管理系統(tǒng)

  上傳時(shí)間： 2014-07-13

  上傳用戶：無(wú)聊來刷下

• 一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的

  標(biāo)簽： verilog cpu 代碼 編寫

  上傳時(shí)間： 2014-12-08

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• 在xilinx的ise環(huán)境下用vhdl編寫的一個(gè)時(shí)鐘程序。免費(fèi)下載

  資源簡(jiǎn)介：在xilinx的ise環(huán)境下用vhdl編寫的一個(gè)時(shí)鐘程序。

  標(biāo)簽： xilinx vhdl ise 環(huán)境

  上傳時(shí)間： 2015-06-06

  上傳用戶：asddsd

• 一個(gè)用verilog編寫的編幀、解幀及碼速匹配的程序免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用verilog編寫的編幀、解幀及碼速匹配的程序，相當(dāng)經(jīng)典

  標(biāo)簽： verilog 幀 編寫 程序

  上傳時(shí)間： 2015-06-22

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• 用jsp編寫的網(wǎng)上測(cè)試系統(tǒng)。 （1）以“Windows身份驗(yàn)證模式”連接SQL Server數(shù)據(jù)庫(kù)。 （2）需要安裝SQL Server 的補(bǔ)丁SP3。 （3）運(yùn)行的時(shí)候可以參照書上免費(fèi)下載

  資源簡(jiǎn)介：用jsp編寫的網(wǎng)上測(cè)試系統(tǒng)。 （1）以“Windows身份驗(yàn)證模式”連接SQL Server數(shù)據(jù)庫(kù)。 （2）需要安裝SQL Server 的補(bǔ)丁SP3。 （3）運(yùn)行的時(shí)候可以參照書上的說明進(jìn)行，如出試卷的時(shí)候，若試卷標(biāo)題重復(fù)，可以從數(shù)據(jù)庫(kù)中刪除，然后添加試卷。 （4）出...

  標(biāo)簽： Server SQL Windows jsp

  上傳時(shí)間： 2015-06-27

  上傳用戶：450976175

• 用verilog編寫的程序,用來計(jì)算誤碼率的,可以在編碼和解碼過程中用的到的!免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的程序,用來計(jì)算誤碼率的,可以在編碼和解碼過程中用的到的!

  標(biāo)簽： verilog 編寫 程序 計(jì)算

  上傳時(shí)間： 2013-12-25

  上傳用戶：zhyiroy

• 一個(gè)用PB編寫的多程序連接器?？捎米鼋缑媸裁吹?。免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用PB編寫的多程序連接器。可用做界面什么的。

  標(biāo)簽： 編寫 程序 連接器

  上傳時(shí)間： 2013-12-25

  上傳用戶：lijinchuan

• 用C++編寫的庫(kù)存管理系統(tǒng)。使用簡(jiǎn)單免費(fèi)下載

  資源簡(jiǎn)介：用C++編寫的庫(kù)存管理系統(tǒng)。使用簡(jiǎn)單，操作方便。

  標(biāo)簽： 編寫 庫(kù)存管理系統(tǒng)

  上傳時(shí)間： 2015-08-17

  上傳用戶：妄想演繹師

• 用verilog編寫的fir濾波器程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的fir濾波器程序，開發(fā)環(huán)境可以用ise quartus或active hdl等

  標(biāo)簽： verilog fir 編寫 濾波器

  上傳時(shí)間： 2015-08-21

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• 一個(gè)用VB編寫的屏幕捕捉系統(tǒng)。.很好玩.希望大家喜歡免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)用VB編寫的屏幕捕捉系統(tǒng)。.很好玩.希望大家喜歡

  標(biāo)簽： 編寫 屏幕 家

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• JGAP（發(fā)音"jay-gap"）是一款用Java編寫的遺傳算法包。提供了基本的遺傳算法.你可以使用它來解決一些適用于遺傳算法解決的問題.免費(fèi)下載

  資源簡(jiǎn)介：JGAP（發(fā)音"jay-gap"）是一款用Java編寫的遺傳算法包。提供了基本的遺傳算法.你可以使用它來解決一些適用于遺傳算法解決的問題.

  標(biāo)簽： jay-gap JGAP Java 算法

  上傳時(shí)間： 2015-09-21

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• 用verilog編寫的risc mcu免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的risc mcu

  標(biāo)簽： verilog risc mcu 編寫

  上傳時(shí)間： 2015-10-25

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