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• 基于FPGA的異步FIFO的軟硬件實現(xiàn),通過VERILOG編程實現(xiàn)后下載到FPGA芯片免費(fèi)下載

  資源簡介：基于FPGA的異步FIFO的軟硬件實現(xiàn),通過VERILOG編程實現(xiàn)后下載到FPGA芯片

  標(biāo)簽： FPGA VERILOG FIFO 軟硬件

  上傳時間： 2015-10-19

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• 基于FPGA的異步FIFO的研究和設(shè)計免費(fèi)下載

  資源簡介：基于FPGA的異步FIFO的研究和設(shè)計這是一份非常不錯的資料，歡迎下載，希望對您有幫助！

  標(biāo)簽： FPGA 異步FIFO

  上傳時間： 2021-12-27

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• 基于FPGA異步FIFO的研究與實現(xiàn)免費(fèi)下載

  資源簡介：該文檔為基于FPGA異步FIFO的研究與實現(xiàn)簡介文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………

  標(biāo)簽： FPGA FIFO

  上傳時間： 2021-11-23

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• 基于FPGA的高速異步FIFO的設(shè)計與實現(xiàn)免費(fèi)下載

  資源簡介：基于FPGA的高速異步FIFO的設(shè)計與實現(xiàn)? ??

  標(biāo)簽： FPGA 高速異步FIFO

  上傳時間： 2022-07-10

  上傳用戶：zhanglei193

• 基于VERILOG HDL的異步FIFO設(shè)計與實現(xiàn)免費(fèi)下載

  資源簡介：基于VERILOG HDL的異步FIFO設(shè)計與實現(xiàn)

  標(biāo)簽： VERILOG FIFO HDL

  上傳時間： 2013-12-19

  上傳用戶：a3318966

• 一種基于格雷碼的異步FIFO設(shè)計與實現(xiàn),8*8位的FIFO VHDL 源碼免費(fèi)下載

  資源簡介：一種基于格雷碼的異步FIFO設(shè)計與實現(xiàn),8*8位的FIFO VHDL 源碼

  標(biāo)簽： FIFO FIFO VHDL 格雷碼

  上傳時間： 2017-06-22

  上傳用戶：yzy6007

• 異步FIFO的FPGA實現(xiàn),XILINX FPGA, ISE ,VHDL語言實現(xiàn)免費(fèi)下載

  資源簡介：異步FIFO的FPGA實現(xiàn),XILINX FPGA, ISE ,VHDL語言實現(xiàn)

  標(biāo)簽： FPGA XILINX FIFO VHDL

  上傳時間： 2017-09-09

  上傳用戶：秦莞爾w

• 這是異步FIFO的VHDL實現(xiàn)代碼免費(fèi)下載

  資源簡介：這是異步FIFO的VHDL實現(xiàn)代碼，已經(jīng)在FPGA上通過實踐證明，運(yùn)行狀態(tài)良好

  標(biāo)簽： FIFO VHDL 代碼

  上傳時間： 2016-06-29

  上傳用戶：xuanchangri

• 這是異步FIFO的vhdl實現(xiàn)代碼免費(fèi)下載

  資源簡介：這是異步FIFO的vhdl實現(xiàn)代碼，已經(jīng)在FPGA上通過實踐證明，運(yùn)行狀態(tài)良好

  標(biāo)簽： FIFO vhdl 代碼

  上傳時間： 2017-03-12

  上傳用戶：yuchunhai1990

• 用VERILOG編程實現(xiàn)的基于FPGA的AD數(shù)據(jù)采集程序免費(fèi)下載

  資源簡介：用VERILOG編程實現(xiàn)的基于FPGA的AD數(shù)據(jù)采集程序

  標(biāo)簽： VERILOG FPGA 編程實現(xiàn) 數(shù)據(jù)采集

  上傳時間： 2014-01-07

  上傳用戶：yoleeson

• 一個異步FIFO的VERILOG實現(xiàn)論文免費(fèi)下載

  資源簡介：一個異步FIFO的VERILOG實現(xiàn)論文

  標(biāo)簽： VERILOG FIFO 論文

  上傳時間： 2014-01-27

  上傳用戶：lanjisu111

• 異步FIFO的實現(xiàn)免費(fèi)下載

  資源簡介：異步FIFO的實現(xiàn)，可綜合，可驗證] keywords:almost_full,full,almost_empty,empty

  標(biāo)簽： FIFO

  上傳時間： 2016-11-06

  上傳用戶：wlcaption

• 異步FIFO是用來適配不同時鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實現(xiàn)了不同時鐘域之間的數(shù)據(jù)無損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點免費(fèi)下載

  資源簡介：異步FIFO是用來適配不同時鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實現(xiàn)了不同時鐘域之間的數(shù)據(jù)無損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點，使得整個系統(tǒng)可靠性高和抗干擾能力強(qiáng)，系統(tǒng)可以工作在讀寫時鐘...

  標(biāo)簽： FIFO GRAY RAM 時鐘域

  上傳時間： 2017-05-27

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• 基于DTW算法的孤立字識別系統(tǒng)。用Matlab編程實現(xiàn)語音信號的端點檢測免費(fèi)下載

  資源簡介：基于DTW算法的孤立字識別系統(tǒng)。用Matlab編程實現(xiàn)語音信號的端點檢測，從原始信號提取有效語音段，從而實現(xiàn)孤立字的識別。

  標(biāo)簽： Matlab DTW 算法 端點檢測

  上傳時間： 2015-07-23

  上傳用戶：黃華強(qiáng)

• 基于小波零樹特性的視覺感知度模型的優(yōu)化方案, 給出了兩種水印算法: 一種算法嵌入的是高斯序列水印, 通過相關(guān)檢測實現(xiàn)盲檢測 另一種算法嵌入的是二值圖像水印, 水印的提取是非盲提取。這兩種算法在所有重要免費(fèi)下載

  資源簡介：基于小波零樹特性的視覺感知度模型的優(yōu)化方案, 給出了兩種水印算法: 一種算法嵌入的是高斯序列水印, 通過相關(guān)檢測實現(xiàn)盲檢測 另一種算法嵌入的是二值圖像水印, 水印的提取是非盲提取。這兩種算法在所有重要小波系數(shù)( 包括最低頻系數(shù)) 中嵌入水印, 以達(dá)到最大...

  標(biāo)簽： 水印 算法 零 樹

  上傳時間： 2015-09-27

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• 異步FIFO的VERILOG程序免費(fèi)下載

  資源簡介：異步FIFO的VERILOG程序，含有測試平臺

  標(biāo)簽： VERILOG FIFO 程序

  上傳時間： 2016-02-17

  上傳用戶：z754970244

• 基于SAMSUNG S3C44B0X 微處理器和RTL8019AS 以太網(wǎng)物理層接口的低功耗網(wǎng)絡(luò)控制器, 并通過Socket 編程在嵌入式μCLinux 系統(tǒng)上實現(xiàn)了網(wǎng)絡(luò)通信, 達(dá)到系統(tǒng)設(shè)計目標(biāo).免費(fèi)下載

  資源簡介：基于SAMSUNG S3C44B0X 微處理器和RTL8019AS 以太網(wǎng)物理層接口的低功耗網(wǎng)絡(luò)控制器, 并通過Socket 編程在嵌入式μCLinux 系統(tǒng)上實現(xiàn)了網(wǎng)絡(luò)通信, 達(dá)到系統(tǒng)設(shè)計目標(biāo).

  標(biāo)簽： S3C44B0X SAMSUNG CLinux Socket

  上傳時間： 2016-03-23

  上傳用戶：wangyi39

• 此項是針對設(shè)計異步FIFO的比較好的一個文檔免費(fèi)下載

  資源簡介：此項是針對設(shè)計異步FIFO的比較好的一個文檔，共兩篇，這是第一篇。

  標(biāo)簽： FIFO 比較 文檔

  上傳時間： 2016-04-03

  上傳用戶：hustfanenze

• 此項是針對設(shè)計異步FIFO的比較好的一個文檔免費(fèi)下載

  資源簡介：此項是針對設(shè)計異步FIFO的比較好的一個文檔，共兩篇，這是第二篇。

  標(biāo)簽： FIFO 比較 文檔

  上傳時間： 2014-01-02

  上傳用戶：xiaoxiang

• 這是設(shè)計異步FIFO的比較好的一個參考資料免費(fèi)下載

  資源簡介：這是設(shè)計異步FIFO的比較好的一個參考資料，希望可以對大家有用。

  標(biāo)簽： FIFO 比較 參考資料

  上傳時間： 2014-01-03

  上傳用戶：鳳臨西北

• 異步FIFO模塊： module asynFIFO(rst,iclk,oclk,din,wren,rden,dout,full,empty) 異步FIFO的tenchbench： module免費(fèi)下載

  資源簡介：異步FIFO模塊： module asynFIFO(rst,iclk,oclk,din,wren,rden,dout,full,empty) 異步FIFO的tenchbench： module tb_asynFIFO

  標(biāo)簽： module FIFO tenchbench asynFIFO

  上傳時間： 2013-12-12

  上傳用戶：shawvi

• 異步FIFO的指針比較技術(shù)免費(fèi)下載

  資源簡介：異步FIFO的指針比較技術(shù)，寫的比較詳細(xì)，感興趣的可以看一下

  標(biāo)簽： FIFO 指針 比較

  上傳時間： 2014-11-10

  上傳用戶：stella2015

• 詳細(xì)說明異步FIFO的設(shè)計 格雷碼在地址的編碼中的作用免費(fèi)下載

  資源簡介：詳細(xì)說明異步FIFO的設(shè)計 格雷碼在地址的編碼中的作用，及滿空標(biāo)志的產(chǎn)生

  標(biāo)簽： FIFO 格雷碼 地址 中的作用

  上傳時間： 2013-12-21

  上傳用戶：chfanjiang

• 使用VHDL編程的異步FIFO程序 經(jīng)調(diào)試可運(yùn)行免費(fèi)下載

  資源簡介：使用VHDL編程的異步FIFO程序 經(jīng)調(diào)試可運(yùn)行

  標(biāo)簽： VHDL FIFO 編程 程序

  上傳時間： 2016-10-07

  上傳用戶：498732662

• 用軟件實現(xiàn)的異步串行口源程序代碼 用軟件實現(xiàn)的異步串行口源程序代碼免費(fèi)下載

  資源簡介：用軟件實現(xiàn)的異步串行口源程序代碼 用軟件實現(xiàn)的異步串行口源程序代碼

  標(biāo)簽： 軟件實現(xiàn) 異步串行 代碼 源程序

  上傳時間： 2016-10-12

  上傳用戶：huql11633

• 關(guān)于異步FIFO的代碼免費(fèi)下載

  資源簡介：關(guān)于異步FIFO的代碼，使用VHDL語言寫的，很不錯

  標(biāo)簽： FIFO 代碼

  上傳時間： 2016-11-22

  上傳用戶：dancnc

• VERILOG編寫的異步FIFO源代碼免費(fèi)下載

  資源簡介：VERILOG編寫的異步FIFO源代碼，asyn_FIFO.v為頂層，調(diào)用其他四個文件

  標(biāo)簽： VERILOG FIFO 編寫 源代碼

  上傳時間： 2014-01-11

  上傳用戶：jyycc

• 任意時鐘配比的異步FIFO.含有synplify ip庫中的雙端口ram。用于處理多時鐘域問題。免費(fèi)下載

  資源簡介：任意時鐘配比的異步FIFO.含有synplify ip庫中的雙端口ram。用于處理多時鐘域問題。

  標(biāo)簽： synplify FIFO ram 時鐘

  上傳時間： 2014-12-04

  上傳用戶：天涯

• 使用VERILOG硬件描述語言完成了一個異步FIFO的設(shè)計免費(fèi)下載

  資源簡介：使用VERILOG硬件描述語言完成了一個異步FIFO的設(shè)計，供相關(guān)硬件開發(fā)人員參考。

  標(biāo)簽： VERILOG FIFO 硬件描述語言

  上傳時間： 2013-12-31

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• 用vhdl實現(xiàn)的串口通信程序,可以綜合并下載到FPGA運(yùn)行.免費(fèi)下載

  資源簡介：用vhdl實現(xiàn)的串口通信程序,可以綜合并下載到FPGA運(yùn)行.

  標(biāo)簽： vhdl FPGA 串口通信

  上傳時間： 2014-01-21

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