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  標(biāo)簽： CRC verilog 串行 實(shí)現(xiàn)方法

  上傳時(shí)間： 2014-11-24

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  標(biāo)簽： lfsr CRC 反饋 線性

  上傳時(shí)間： 2014-01-11

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  標(biāo)簽： 流密碼 密鑰 產(chǎn)生器 算法

  上傳時(shí)間： 2013-12-28

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  標(biāo)簽： matlab 序列 函數(shù) 程序

  上傳時(shí)間： 2013-12-14

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  標(biāo)簽： verilog 移位寄存器

  上傳時(shí)間： 2014-01-23

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  標(biāo)簽： verilog CRC 并行 器件

  上傳時(shí)間： 2016-04-13

  上傳用戶：標(biāo)點(diǎn)符號(hào)

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  標(biāo)簽： MSCOMM 232 VC6 程序

  上傳時(shí)間： 2014-01-13

  上傳用戶：youke111

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  標(biāo)簽： verilog 奇偶校驗(yàn)碼 源碼

  上傳時(shí)間： 2014-01-22

  上傳用戶：稀世之寶039

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  標(biāo)簽： 8位 移位寄存器 串行數(shù)據(jù) 并行數(shù)據(jù)

  上傳時(shí)間： 2016-12-23

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  標(biāo)簽： verilog 95288 4008 TFT

  上傳時(shí)間： 2017-02-15

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  標(biāo)簽： Modbus CRC 協(xié)議 校驗(yàn)碼

  上傳時(shí)間： 2017-07-08

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  標(biāo)簽： modbus 通信協(xié)議 CRC

  上傳時(shí)間： 2022-04-05

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  標(biāo)簽： 7219 MAX 單片機(jī) 數(shù)碼管顯示

  上傳時(shí)間： 2014-01-21

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  標(biāo)簽： 通信協(xié)議 半雙工 異步串行 通信方式

  上傳時(shí)間： 2014-01-11

  上傳用戶：ggwz258

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  標(biāo)簽： 595 74 HC 串行

  上傳時(shí)間： 2016-07-24

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  標(biāo)簽： 數(shù)據(jù)結(jié)構(gòu) C語(yǔ)言 定義 線性

  上傳時(shí)間： 2014-01-26

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• 串行通訊協(xié)議中的韋根協(xié)議免費(fèi)下載

  資源簡(jiǎn)介：串行通訊協(xié)議中的韋根協(xié)議，希望對(duì)大家有幫助

  標(biāo)簽： 串行通訊 協(xié)議 韋根協(xié)議

  上傳時(shí)間： 2014-01-20

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  資源簡(jiǎn)介：實(shí)現(xiàn)累加器的verilog源碼，廣泛應(yīng)用在通信電路設(shè)計(jì)中

  標(biāo)簽： verilog 累加器 源碼

  上傳時(shí)間： 2013-12-16

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  資源簡(jiǎn)介：通用串口收發(fā)器的移位寄存器 是verilog hDl編寫

  標(biāo)簽： verilog hDl 串口 收發(fā)器

  上傳時(shí)間： 2017-04-18

  上傳用戶：cooran

• 74HC595具有一個(gè)8位串行輸入并行輸出的移位寄存器和一個(gè)8位輸出免費(fèi)下載

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  標(biāo)簽： 595 8位 輸出 74

  上傳時(shí)間： 2017-04-22

  上傳用戶：變形金剛

• 全數(shù)字fsk調(diào)制解調(diào)的實(shí)現(xiàn) verilog源碼免費(fèi)下載

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  標(biāo)簽： verilog fsk 全數(shù)字 調(diào)制解調(diào)

  上傳時(shí)間： 2017-06-08

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  標(biāo)簽： 89C51 4094 CD 串行口

  上傳時(shí)間： 2013-12-20

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• 使用java實(shí)現(xiàn)的RFC1945 http1.0協(xié)議。所有面向?qū)ο笤O(shè)計(jì)嚴(yán)謹(jǐn)按照RFC 1945協(xié)議中的描述。源代碼逾4000行。提供給Java網(wǎng)絡(luò)編程初學(xué)者學(xué)習(xí)免費(fèi)下載

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  標(biāo)簽： 1945 RFC java 4000

  上傳時(shí)間： 2013-12-10

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• 并入串出移位寄存器和8路并行輸出串行移位寄存器的VHDL代碼免費(fèi)下載

  資源簡(jiǎn)介：并入串出移位寄存器和8路并行輸出串行移位寄存器的VHDL代碼，經(jīng)Quartus II 5.1驗(yàn)證可用

  標(biāo)簽： VHDL 移位寄存器 8路 并行

  上傳時(shí)間： 2013-12-26

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• SSI對(duì)從外設(shè)器件接收到的數(shù)據(jù)執(zhí)行串行到并行轉(zhuǎn)換。CPU可以訪問(wèn)SSI數(shù)據(jù)寄存器來(lái)發(fā)送和獲得數(shù)據(jù)。發(fā)送和接收路徑利用內(nèi)部FIFO存儲(chǔ)單元進(jìn)行緩沖免費(fèi)下載

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  標(biāo)簽： SSI FIFO CPU 發(fā)送

  上傳時(shí)間： 2014-01-24

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  標(biāo)簽： 樹(shù)莓派 伺服電機(jī)

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  上傳用戶：wangshoupeng199

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  標(biāo)簽： 源碼 以太網(wǎng)接口 用單片機(jī)

  上傳時(shí)間： 2013-12-16

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  標(biāo)簽： verilog 源碼

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  資源簡(jiǎn)介：umti協(xié)議中的usb1.1的verilog原文件，可公實(shí)現(xiàn)usb2.0做參考

  標(biāo)簽： verilog umti 1.1 usb

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  標(biāo)簽： MATLAB7 神經(jīng)網(wǎng)絡(luò) 書籍 源碼

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