基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示
資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 9.4.1 脈沖頻率的測(cè)量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語(yǔ)句的使用方法 9.4.5 門控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9...
上傳時(shí)間： 2013-12-01
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示
上傳時(shí)間： 2013-12-27
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 9.5.1 脈沖周期的測(cè)量原理 9.5.2 周期計(jì)的工作原理 9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.4 forever循環(huán)語(yǔ)句的使用方法 9.5.5 disable禁止語(yǔ)句的使用方法 9....
上傳時(shí)間： 2015-09-16
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊Verilog-HDL描述...
上傳時(shí)間： 2015-09-16
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用...
上傳時(shí)間： 2014-06-23
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語(yǔ)句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈...
上傳時(shí)間： 2013-12-14
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) ...
上傳時(shí)間： 2013-11-30
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.7 步進(jìn)電機(jī)的控制 9.7.1 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯符號(hào) 9.7.2 步進(jìn)電機(jī)驅(qū)動(dòng)的時(shí)序圖 9.7.3 步進(jìn)電機(jī)驅(qū)動(dòng)的邏輯框圖 9.7.4 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.5 譯碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.7.6 步進(jìn)電...
上傳時(shí)間： 2014-01-23
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資源簡(jiǎn)介：基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.8 基于256點(diǎn)陣的漢字顯示 9.8.1 單個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其仿真實(shí)現(xiàn) 9.8.2 單個(gè)靜止?jié)h字顯示的硬件實(shí)現(xiàn) 9.8.3 多個(gè)靜止?jié)h字顯示的設(shè)計(jì)原理及其硬件實(shí)現(xiàn) 9.8.4 單個(gè)運(yùn)動(dòng)漢字顯示的設(shè)計(jì)原理...
上傳時(shí)間： 2013-12-31
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資源簡(jiǎn)介：包含了四位計(jì)數(shù)器等基本數(shù)字模塊的的verilog HDL程序代碼,該功能實(shí)現(xiàn),可以直接利用DC進(jìn)行綜合,得到硬件電路,亦能夠轉(zhuǎn)換成VHDL語(yǔ)言進(jìn)行綜合
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：基于verilog HDL的自動(dòng)售貨機(jī)控制電路設(shè)計(jì): 可以對(duì)5種不同種類的貨物進(jìn)行自動(dòng)售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號(hào)IY,IWJ,IYJ),并且在一個(gè)3位7段LED(二位代表元,一位代表角)顯示以投入...
上傳時(shí)間： 2016-07-12
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資源簡(jiǎn)介：基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：闡述了基于TM S320VC5402DSP 實(shí)現(xiàn)信號(hào)發(fā)生器的設(shè)計(jì)原理和實(shí)現(xiàn)方法, 詳細(xì)介紹了所設(shè)計(jì)的信號(hào)發(fā)生器的 硬件電路結(jié)構(gòu)和程序設(shè)計(jì)流程圖。
上傳時(shí)間： 2014-01-17
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資源簡(jiǎn)介：文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法，其中主要包括載波恢\r\n復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對(duì)Xilinx 公司FPGA 的特點(diǎn)，對(duì)各電\r\n路的實(shí)現(xiàn)進(jìn)行優(yōu)化設(shè)計(jì)，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源\r\n消耗，提高硬件利用率。設(shè)計(jì)利...
上傳時(shí)間： 2013-08-09
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資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言編寫的，實(shí)現(xiàn)了SPI接口設(shè)計(jì)，可以應(yīng)用于FPGA,實(shí)現(xiàn)SPI協(xié)議的接口設(shè)計(jì).在MAXII編譯成功,用Modelsim SE 6仿真成功.
上傳時(shí)間： 2015-08-04
上傳用戶：mikesering
資源簡(jiǎn)介：文章介紹了系統(tǒng)的硬件電路原理與具體實(shí)現(xiàn)方法，其中主要包括載波恢 復(fù)電路，PN 碼捕獲電路和跟蹤電路，并針對(duì)Xilinx 公司FPGA 的特點(diǎn)，對(duì)各電 路的實(shí)現(xiàn)進(jìn)行優(yōu)化設(shè)計(jì)，在不影響系統(tǒng)穩(wěn)定性和精度的前提下，減少硬件資源 消耗，提高硬件利用率。設(shè)計(jì)利用Veril...
上傳時(shí)間： 2013-12-09
上傳用戶：zq70996813
資源簡(jiǎn)介：基于Verilog HDL的SPI代碼，可在FPGA上實(shí)現(xiàn)SPI接口，請(qǐng)大家參考
上傳時(shí)間： 2017-05-24
上傳用戶：www240697738
資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
上傳時(shí)間： 2013-09-01
上傳用戶：1417818867
資源簡(jiǎn)介：基于軟件仿真和硬件電路聯(lián)調(diào)的單片機(jī)課程設(shè)計(jì)
上傳時(shí)間： 2013-11-17
上傳用戶：waitingfy
資源簡(jiǎn)介：本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...
上傳時(shí)間： 2013-11-10
上傳用戶：hz07104032
資源簡(jiǎn)介：本原碼是基于Verilog HDL語(yǔ)言的FPGA原程序，主要用于測(cè)頻率，特點(diǎn)主要是可以更快地測(cè)頻。實(shí)時(shí)性更高。
上傳時(shí)間： 2015-08-04
上傳用戶：15071087253
資源簡(jiǎn)介：該工程是基于verilog hdl 語(yǔ)言編寫的幀傳輸協(xié)議HDLC幀的發(fā)送端代碼，會(huì)用QUATUSII的人都應(yīng)該知道如何使用，希望能給你帶來(lái)幫助
上傳時(shí)間： 2014-11-22
上傳用戶：3到15
資源簡(jiǎn)介：基于Verilog HDL的電梯系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2015-11-22
上傳用戶：Divine
資源簡(jiǎn)介：一種基于A／D采樣的低頻信號(hào)測(cè)量方法：介紹了數(shù)據(jù)采樣的方法．相應(yīng)的硬件電路的設(shè)計(jì)．軟件算法。并給出測(cè)量結(jié)果分析和減小誤差補(bǔ)償?shù)姆椒?/p>
上傳時(shí)間： 2016-02-22
上傳用戶：181992417
資源簡(jiǎn)介：TMS320F2812在空間矢量脈寬調(diào)制中的應(yīng)用 基于TMS320F2812的SVPWM的硬件和軟件實(shí)現(xiàn) the use of TMS320F2812 in the SVPWM
上傳時(shí)間： 2013-12-19
上傳用戶：123456wh
資源簡(jiǎn)介：基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘，有興趣的
上傳時(shí)間： 2013-11-26
上傳用戶：宋桃子
資源簡(jiǎn)介：文章使用最新的器件CP2101 橋接器作為核心,加上UART 和RS485 的轉(zhuǎn)換芯片MAX1483 和一些附加電路IC 實(shí)現(xiàn)了USB 和RS485 轉(zhuǎn)換器的硬件電路,介紹了作為USB 和UART 橋接器的新器件CP2101 的功能和用法,設(shè)計(jì)了在微 機(jī)平臺(tái)上與轉(zhuǎn)換器進(jìn)行通訊的軟件.
上傳時(shí)間： 2016-05-21
上傳用戶：banyou
資源簡(jiǎn)介：本文主要討論了使用EDA工具設(shè)計(jì)漢字滾動(dòng)顯示器的技術(shù)問題。文中首先描述了基于現(xiàn)場(chǎng)可編程門陣列（FPGA）的硬件電路；然后研究了在8×8LED發(fā)光二極管點(diǎn)陣上顯示滾動(dòng)漢字的原理，并給出了基于ALTERA的參數(shù)化模型庫(kù)LPM描述其功能的VHDL語(yǔ)言程序設(shè)計(jì)；最后對(duì)使用E...
上傳時(shí)間： 2016-06-08
上傳用戶：wmwai1314
資源簡(jiǎn)介：基于Verilog-HDL的轉(zhuǎn)子振動(dòng)噪聲電壓峰值檢測(cè)，值得學(xué)習(xí)啊，
上傳時(shí)間： 2013-12-15
上傳用戶：Divine
資源簡(jiǎn)介：基于ISD4004 的錄音系統(tǒng)。該設(shè)計(jì)通過對(duì)ISD4004 語(yǔ)音芯片的介紹,使讀者熟悉了1SD4004 的基本應(yīng)用。同時(shí)給出了單片機(jī)控制下的硬件電路和軟件設(shè)計(jì),使讀者對(duì)系統(tǒng)有一個(gè)詳細(xì)的了解。
上傳時(shí)間： 2014-11-24
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