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Verilog作業 :自己寫的源碼輸入

  • 資源大小:3 K
  • 上傳時間: 2014-01-21
  • 上傳用戶:lujing200912345
  • 資源積分:2 下載積分
  • 標      簽: Verilog 源碼 輸入

資 源 簡 介

Verilog作業 :自己寫的源碼輸入,補碼輸出的,由狀態機控制的四位加法器,為保證時序,加法器模塊為超前近位加法器,包含測試臺,通過 Modelsim 、Synplify仿真。

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