相 關(guān) 資 源

• 用vhdl對于GAL22V10編程免費(fèi)下載

  資源簡介：用vhdl對于GAL22V10編程，實現(xiàn)觸發(fā)器功能

  標(biāo)簽： vhdl GAL 22V V10

  上傳時間： 2014-11-29

  上傳用戶：三人用菜

• 用vhdl對GAL22V10進(jìn)行編程免費(fèi)下載

  資源簡介：用vhdl對GAL22V10進(jìn)行編程，實現(xiàn)100進(jìn)制計數(shù)器

  標(biāo)簽： vhdl GAL 22V V10

  上傳時間： 2017-03-09

  上傳用戶：zhichenglu

• 用vhdl語言編寫的語言,可以利用MODELSIM進(jìn)行仿真.對于初學(xué)者,則更有參考價值.免費(fèi)下載

  資源簡介：用vhdl語言編寫的語言,可以利用MODELSIM進(jìn)行仿真.對于初學(xué)者,則更有參考價值.

  標(biāo)簽： MODELSIM vhdl 語言 編寫

  上傳時間： 2015-05-14

  上傳用戶：13188549192

• 用vhdl編程的智能尋跡小車.驅(qū)動電機(jī)沿黑線運(yùn)動,轉(zhuǎn)彎的時候有燈顯示.可以綜合,實際硬件調(diào)試通過.是學(xué)習(xí)vhdl的很好實例免費(fèi)下載

  資源簡介：用vhdl編程的智能尋跡小車.驅(qū)動電機(jī)沿黑線運(yùn)動,轉(zhuǎn)彎的時候有燈顯示.可以綜合,實際硬件調(diào)試通過.是學(xué)習(xí)vhdl的很好實例

  標(biāo)簽： vhdl 編程 尋跡小車 硬件調(diào)試

  上傳時間： 2015-06-05

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• 用vhdl語言寫的時鐘程序。采用模塊化編程。可在EPM7128芯片上下載。編譯環(huán)境可用Maxplus或Quartus。免費(fèi)下載

  資源簡介：用vhdl語言寫的時鐘程序。采用模塊化編程。可在EPM7128芯片上下載。編譯環(huán)境可用Maxplus或Quartus。

  標(biāo)簽： Maxplus Quartus vhdl 7128

  上傳時間： 2015-06-16

  上傳用戶：851197153

• 學(xué)生成績登錄與管理系統(tǒng)是一個教育單位不可缺少的部分,它的內(nèi)容對于學(xué)校的決策者和管理者來說都至關(guān)重要。本論文敘述到的學(xué)生成績登錄與管理系統(tǒng)是用IIS+ASP網(wǎng)頁編程+ACCESS數(shù)據(jù)庫+SQL查詢語言實免費(fèi)下載

  資源簡介：學(xué)生成績登錄與管理系統(tǒng)是一個教育單位不可缺少的部分,它的內(nèi)容對于學(xué)校的決策者和管理者來說都至關(guān)重要。本論文敘述到的學(xué)生成績登錄與管理系統(tǒng)是用IIS+ASP網(wǎng)頁編程+ACCESS數(shù)據(jù)庫+SQL查詢語言實現(xiàn)的。系統(tǒng)是按照我校實際學(xué)生管理情況編制的一套實用系統(tǒng)，以...

  標(biāo)簽： ACCESS IIS ASP SQL

  上傳時間： 2015-11-02

  上傳用戶：fhzm5658

• 本程序用vhdl語言編程實現(xiàn)FPGA對點陣液晶1602的驅(qū)動免費(fèi)下載

  資源簡介：本程序用vhdl語言編程實現(xiàn)FPGA對點陣液晶1602的驅(qū)動

  標(biāo)簽： vhdl FPGA 1602 程序

  上傳時間： 2013-12-03

  上傳用戶：黑漆漆

• 用vhdl語言實現(xiàn)可編程串口芯片8251免費(fèi)下載

  資源簡介：用vhdl語言實現(xiàn)可編程串口芯片8251，包括8251的全部功能

  標(biāo)簽： vhdl 8251 語言 可編程

  上傳時間： 2016-02-11

  上傳用戶：xieguodong1234

• 用vhdl語言實現(xiàn)可編程并行接口芯片8255免費(fèi)下載

  資源簡介：用vhdl語言實現(xiàn)可編程并行接口芯片8255，包括8255的全部功能

  標(biāo)簽： vhdl 8255 語言 可編程

  上傳時間： 2016-02-11

  上傳用戶：四只眼

• 是用vhdl編寫的51源代碼,對于用FPGA的電子開發(fā)單片機(jī)人員有很好的參考作用.免費(fèi)下載

  資源簡介：是用vhdl編寫的51源代碼,對于用FPGA的電子開發(fā)單片機(jī)人員有很好的參考作用.

  標(biāo)簽： vhdl FPGA 編寫 源代碼

  上傳時間： 2016-02-20

  上傳用戶：rocketrevenge

• 在maxplusII上用vhdl語言編程實現(xiàn)的數(shù)字基帶信號的同步提取免費(fèi)下載

  資源簡介：在maxplusII上用vhdl語言編程實現(xiàn)的數(shù)字基帶信號的同步提取，是一個密碼輸入和修改的實例。在硬件實驗箱上連線，并將程序下載到主芯片上完成。

  標(biāo)簽： maxplusII vhdl 語言 編程實現(xiàn)

  上傳時間： 2014-01-07

  上傳用戶：TF2015

• 用vhdl語言編程在EPM7128SLC8—15數(shù)電實驗開發(fā)板上實現(xiàn)貪吃蛇游戲免費(fèi)下載

  資源簡介：用vhdl語言編程在EPM7128SLC8—15數(shù)電實驗開發(fā)板上實現(xiàn)貪吃蛇游戲，附有EPM7128SLC8—15數(shù)電實驗開發(fā)板的樣圖

  標(biāo)簽： vhdl 7128 SLC8 EPM

  上傳時間： 2016-08-16

  上傳用戶：woshiayin

• 一個用vhdl編程基于CPLD的EDA實驗板開發(fā)可以實現(xiàn)順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S免費(fèi)下載

  資源簡介：一個用vhdl編程基于CPLD的EDA實驗板開發(fā)可以實現(xiàn)順計時和倒計時的秒表。要求計時的范圍為00.0S~99.9S，用三位數(shù)碼管顯示。 （1） 倒計時：通過小鍵盤可以實現(xiàn)設(shè)定計時時間（以秒為單位，最大計時時間為99.9秒）。通過鍵盤實現(xiàn)計時開始、計時結(jié)束。當(dāng)所設(shè)定的...

  標(biāo)簽： vhdl CPLD 00.0 99.9

  上傳時間： 2013-12-01

  上傳用戶：zhangjinzj

• 用vhdl語言編寫的基于FPGA的波形發(fā)生器。對于做實驗需要產(chǎn)生的波形非常有用。免費(fèi)下載

  資源簡介：用vhdl語言編寫的基于FPGA的波形發(fā)生器。對于做實驗需要產(chǎn)生的波形非常有用。

  標(biāo)簽： vhdl FPGA 語言 編寫

  上傳時間： 2013-12-24

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• 近百個vhdl的器件編程,雖然個別較為簡單,但都很實用,對于初學(xué)者會有很大幫助免費(fèi)下載

  資源簡介：近百個vhdl的器件編程,雖然個別較為簡單,但都很實用,對于初學(xué)者會有很大幫助

  標(biāo)簽： vhdl 器件編程 初學(xué)者

  上傳時間： 2016-11-21

  上傳用戶：Thuan

• 用vhdl語言編程實現(xiàn)2維圖像的濾波算法免費(fèi)下載

  資源簡介：用vhdl語言編程實現(xiàn)2維圖像的濾波算法，簡單精辟

  標(biāo)簽： vhdl 語言 編程實現(xiàn) 圖像

  上傳時間： 2013-12-02

  上傳用戶：zl5712176

• 基于FPGA的UART實現(xiàn) 用vhdl編程免費(fèi)下載

  資源簡介：基于FPGA的UART實現(xiàn) 用vhdl編程

  標(biāo)簽： FPGA UART vhdl 編程

  上傳時間： 2013-12-05

  上傳用戶：電子世界

• 用vhdl語言實現(xiàn)的AVR_Core,對于研究SOC很有幫助免費(fèi)下載

  資源簡介：用vhdl語言實現(xiàn)的AVR_Core,對于研究SOC很有幫助

  標(biāo)簽： AVR_Core vhdl SOC 語言

  上傳時間： 2014-10-30

  上傳用戶：ggwz258

• 一種用vhdl語言描述的浮點前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡介：一種用vhdl語言描述的浮點前規(guī)格化的源代碼編程

  標(biāo)簽： vhdl 語言 浮點 規(guī)格

  上傳時間： 2013-12-28

  上傳用戶：lijianyu172

• 一種用vhdl語言描述的浮點乘前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡介：一種用vhdl語言描述的浮點乘前規(guī)格化的源代碼編程

  標(biāo)簽： vhdl 語言 浮點 規(guī)格

  上傳時間： 2014-01-20

  上傳用戶：jennyzai

• 一種用vhdl語言描述的浮點除前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡介：一種用vhdl語言描述的浮點除前規(guī)格化的源代碼編程

  標(biāo)簽： vhdl 語言 浮點 規(guī)格

  上傳時間： 2014-01-16

  上傳用戶：cmc_68289287

• 一種用vhdl語言描述的浮點平方根前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡介：一種用vhdl語言描述的浮點平方根前規(guī)格化的源代碼編程

  標(biāo)簽： vhdl 語言 浮點 平方根

  上傳時間： 2014-01-22

  上傳用戶：hzy5825468

• 一種用vhdl語言描述的加減算法的源代碼編程免費(fèi)下載

  資源簡介：一種用vhdl語言描述的加減算法的源代碼編程

  標(biāo)簽： vhdl 語言 減 算法

  上傳時間： 2013-12-27

  上傳用戶：heart520beat

• 用vhdl編程語言加上硬件實現(xiàn)一個4層電梯模擬免費(fèi)下載

  資源簡介：用vhdl編程語言加上硬件實現(xiàn)一個4層電梯模擬，用了數(shù)字邏輯的相關(guān)知識。

  標(biāo)簽： vhdl 編程語言 硬件實現(xiàn) 電梯

  上傳時間： 2017-03-03

  上傳用戶：水中浮云

• 幾個用vhdl語言編程實現(xiàn)的電子設(shè)計免費(fèi)下載

  資源簡介：幾個用vhdl語言編程實現(xiàn)的電子設(shè)計，有詳細(xì)的原理介紹和源程序

  標(biāo)簽： vhdl 語言 編程實現(xiàn) 電子設(shè)計

  上傳時間： 2017-05-03

  上傳用戶：youmo81

• 用vhdl語言將二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成十進(jìn)制數(shù)據(jù)免費(fèi)下載

  資源簡介：用vhdl語言將二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成十進(jìn)制數(shù)據(jù)，并將十進(jìn)制的每一個位分離出來單獨(dú)存放。使用狀態(tài)機(jī)實現(xiàn)，程序簡單，仿真效果很理想，占用可編程器件的資源較少。

  標(biāo)簽： vhdl 數(shù)據(jù) 語言 二進(jìn)制

  上傳時間： 2013-12-27

  上傳用戶：caozhizhi

• 用vhdl語言編寫的LDPC碼硬件實現(xiàn)語言免費(fèi)下載

  資源簡介：用vhdl語言編寫的LDPC碼硬件實現(xiàn)語言，相對于verilog的，比較簡單

  標(biāo)簽： vhdl LDPC 語言 編寫

  上傳時間： 2016-11-05

  上傳用戶：wpt

• 用vhdl編譯的源代碼免費(fèi)下載

  資源簡介：用vhdl編譯的源代碼，可編程脈沖生成器，解壓后直接用Quartus打開project即可

  標(biāo)簽： vhdl 編譯 源代碼

  上傳時間： 2013-12-02

  上傳用戶：moshushi0009

• （oracle）數(shù)據(jù)庫導(dǎo)入導(dǎo)出小工具。對于日常編程開發(fā)過程中免費(fèi)下載

  資源簡介：（oracle）數(shù)據(jù)庫導(dǎo)入導(dǎo)出小工具。對于日常編程開發(fā)過程中，經(jīng)常用到導(dǎo)入導(dǎo)出使用此工具可以更加簡便。

  標(biāo)簽： oracle 數(shù)據(jù)庫 編程開發(fā) 過程

  上傳時間： 2013-12-15

  上傳用戶：小草123

• 用一片CPLD實現(xiàn)數(shù)字鎖相環(huán),用vhdl或V語言.rar免費(fèi)下載

  資源簡介：用一片CPLD實現(xiàn)數(shù)字鎖相環(huán),用vhdl或V語言

  標(biāo)簽： CPLD vhdl 數(shù)字鎖相環(huán)

  上傳時間： 2013-05-27

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