verilog實(shí)現(xiàn)序列10010檢測(cè)..........
資源簡(jiǎn)介：verilog實(shí)現(xiàn)序列10010檢測(cè)..........
上傳時(shí)間： 2013-12-13
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資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的序列檢測(cè)器，可以檢測(cè)出任意規(guī)定序列
上傳時(shí)間： 2014-02-21
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資源簡(jiǎn)介：功能是檢測(cè)一個(gè)5位二進(jìn)制序列“10010”。考慮到序列重疊的可能，有限狀態(tài)機(jī)共提供8個(gè)狀態(tài)（包括初始狀態(tài)IDLE）。
上傳時(shí)間： 2016-07-03
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資源簡(jiǎn)介：狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)verilogHDL及其仿真
上傳時(shí)間： 2014-01-08
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資源簡(jiǎn)介：使用Matlab和verilog實(shí)現(xiàn)fibonacci序列，包括源代碼和testbench,適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
上傳時(shí)間： 2022-05-16
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資源簡(jiǎn)介：使用verilog實(shí)現(xiàn)QPSK信號(hào)的匹配濾波，對(duì)符號(hào)過采樣率為4，在程序中設(shè)定相關(guān)峰的檢測(cè)門限為3
上傳時(shí)間： 2014-01-12
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資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!
上傳時(shí)間： 2013-07-13
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資源簡(jiǎn)介：verilog實(shí)現(xiàn)一個(gè)AGC模塊，信號(hào)輸入位寬16位，通過統(tǒng)計(jì)64個(gè)輸入完成其功率的統(tǒng)計(jì)，然后根據(jù)功率大小對(duì)信號(hào)進(jìn)行縮放。
上傳時(shí)間： 2013-06-09
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資源簡(jiǎn)介：使用verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器
上傳時(shí)間： 2013-08-08
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資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過
上傳時(shí)間： 2013-08-21
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資源簡(jiǎn)介：verilog實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器和測(cè)頻測(cè)相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測(cè)量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
上傳時(shí)間： 2013-08-28
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資源簡(jiǎn)介：用verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2013-08-30
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資源簡(jiǎn)介：用verilog實(shí)現(xiàn)8255芯片功能
上傳時(shí)間： 2013-10-31
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資源簡(jiǎn)介：verilog實(shí)現(xiàn)ALU的源代碼，并提供了一個(gè)詳細(xì)的測(cè)試平臺(tái)！
上傳時(shí)間： 2015-03-23
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資源簡(jiǎn)介：MD5算法的verilog實(shí)現(xiàn)，同時(shí)包含有testbench。
上傳時(shí)間： 2014-01-09
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資源簡(jiǎn)介：verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序
上傳時(shí)間： 2014-12-08
上傳用戶：葉山豪
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實(shí)現(xiàn)
上傳時(shí)間： 2013-12-14
上傳用戶：lanhuaying
資源簡(jiǎn)介：計(jì)算器芯片的verilog實(shí)現(xiàn)代碼！ 時(shí)序仿真成功
上傳時(shí)間： 2015-05-10
上傳用戶：三人用菜
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功
上傳時(shí)間： 2015-05-13
上傳用戶：ruan2570406
資源簡(jiǎn)介：Arbiter.v verilog實(shí)現(xiàn) 三路請(qǐng)求，使用循環(huán)策略的仲裁器 含有看門狗電路
上傳時(shí)間： 2013-12-10
上傳用戶：qlpqlq
資源簡(jiǎn)介：verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于，小于，等于。模塊化設(shè)計(jì)，可擴(kuò)展為32位
上傳時(shí)間： 2015-05-16
上傳用戶：dongbaobao
資源簡(jiǎn)介：該源碼是用C語(yǔ)言編寫的,實(shí)現(xiàn)網(wǎng)絡(luò)入侵檢測(cè)系統(tǒng)的功能
上傳時(shí)間： 2013-12-17
上傳用戶：dongqiangqiang
資源簡(jiǎn)介：FIR濾波器的verilog實(shí)現(xiàn)，實(shí)現(xiàn)6級(jí)流水線的程序設(shè)計(jì)。
上傳時(shí)間： 2015-06-02
上傳用戶：sjyy1001
資源簡(jiǎn)介：此代碼是用verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).
上傳時(shí)間： 2014-01-20
上傳用戶：zhichenglu
資源簡(jiǎn)介：光發(fā)射機(jī)源碼單片機(jī)程序,實(shí)現(xiàn)光功率檢測(cè),光塊溫度檢測(cè),超限關(guān)斷報(bào)警功能
上傳時(shí)間： 2015-06-19
上傳用戶：黃華強(qiáng)
資源簡(jiǎn)介：本源碼用來對(duì)dsp編程實(shí)現(xiàn)電機(jī)速度檢測(cè)，
上傳時(shí)間： 2015-06-29
上傳用戶：ippler8
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器 用verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器
上傳時(shí)間： 2013-12-21
上傳用戶：h886166
資源簡(jiǎn)介：一個(gè)32位微處理器的verilog實(shí)現(xiàn)源代脈,采用5級(jí)流水線和cache技術(shù).
上傳時(shí)間： 2014-12-21
上傳用戶：yimoney
資源簡(jiǎn)介：verilog實(shí)現(xiàn)電子時(shí)鐘模塊，輸入60Hz時(shí)鐘信號(hào)和復(fù)位，輸出時(shí)分秒，共6位，每位7段輸出用于驅(qū)動(dòng)
上傳時(shí)間： 2015-08-13
上傳用戶：王楚楚
資源簡(jiǎn)介：verilog實(shí)現(xiàn)，UDP描述帶有異步復(fù)位的正邊沿觸發(fā)D觸發(fā)器，test測(cè)試通過
上傳時(shí)間： 2013-12-27
上傳用戶：yulg
