verilog實現一個AGC模塊,信號輸入位寬16位,通過統計64個輸入完成其功率的統計,然后根據功率大小對信號進行縮放。
資源簡介:verilog實現一個AGC模塊,信號輸入位寬16位,通過統計64個輸入完成其功率的統計,然后根據功率大小對信號進行縮放。
上傳時間: 2013-06-09
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資源簡介:用verilog實現的以太網接口!!!!!!!!!!!!!!!!!!
上傳時間: 2013-07-13
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資源簡介:使用verilog實現基于FPGA的SDRAM控制器
上傳時間: 2013-08-08
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資源簡介:用verilog實現的串口收發數據程序,已經調試通過
上傳時間: 2013-08-21
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資源簡介:verilog實現的DDS正弦信號發生器和測頻測相模塊,DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波,頻率范圍為20Hz-5MHz,相位范圍為0°-359°,測量的數據通過引腳傳輸給單片機,單片機進行計算和顯示。
上傳時間: 2013-08-28
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資源簡介:用verilog實現基于FPGA的通用分頻器
上傳時間: 2013-08-30
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資源簡介:用verilog實現8255芯片功能
上傳時間: 2013-10-31
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資源簡介:verilog實現ALU的源代碼,并提供了一個詳細的測試平臺!
上傳時間: 2015-03-23
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資源簡介:MD5算法的verilog實現,同時包含有testbench。
上傳時間: 2014-01-09
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資源簡介:verilog 實現的jtag ip模塊 包括了測試程序
上傳時間: 2014-12-08
上傳用戶:葉山豪
資源簡介:用verilog實現濾波器的功能,通過軟件綜合仿真,在利用FPGA實現
上傳時間: 2013-12-14
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資源簡介:計算器芯片的verilog實現代碼! 時序仿真成功
上傳時間: 2015-05-10
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資源簡介:用verilog實現的四乘四鍵盤程序,在Quartus II上編譯通過并成功
上傳時間: 2015-05-13
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資源簡介:Arbiter.v verilog實現 三路請求,使用循環策略的仲裁器 含有看門狗電路
上傳時間: 2013-12-10
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資源簡介:verilog 實現 優化的16位比較器 可以輸出大于,小于,等于。模塊化設計,可擴展為32位
上傳時間: 2015-05-16
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資源簡介:FIR濾波器的verilog實現,實現6級流水線的程序設計。
上傳時間: 2015-06-02
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資源簡介:此代碼是用verilog實現的以太網接口,在此基礎上做修改,可以作為一般的以太網接口程序開發.
上傳時間: 2014-01-20
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資源簡介:用verilog實現單片機計數器 用verilog實現單片機計數器
上傳時間: 2013-12-21
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資源簡介:一個32位微處理器的verilog實現源代脈,采用5級流水線和cache技術.
上傳時間: 2014-12-21
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資源簡介:verilog實現電子時鐘模塊,輸入60Hz時鐘信號和復位,輸出時分秒,共6位,每位7段輸出用于驅動
上傳時間: 2015-08-13
上傳用戶:王楚楚
資源簡介:verilog實現,UDP描述帶有異步復位的正邊沿觸發D觸發器,test測試通過
上傳時間: 2013-12-27
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資源簡介:verilog實現,串轉并通過fifo再并轉串,可以滿足輸入速率自由輸出的一半時,輸出仍可持續發送
上傳時間: 2015-08-13
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資源簡介:I2C總線verilog實現源碼,可以完整實現I2C bus的基本功能
上傳時間: 2015-08-13
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資源簡介:用verilog實現基于FPGA的通用分頻器
上傳時間: 2015-08-20
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資源簡介:verilog實現鎖存器,共有四個文件,包含測試文件
上傳時間: 2013-12-25
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資源簡介:verilog實現16*16位乘法器,帶測試文件
上傳時間: 2013-12-18
上傳用戶:天誠24
資源簡介:這是我下的一個用verilog實現的除法代碼
上傳時間: 2015-10-01
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資源簡介:基于FPGA的2048點FFT的verilog實現的源代碼。
上傳時間: 2014-12-02
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資源簡介:用verilog實現rs232通信async_transmitter.v
上傳時間: 2013-12-17
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資源簡介:用verilog實現rs232 receiveri
上傳時間: 2013-12-23
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