除法器的設計本文所采用的除法原理是：對于八位無符號被除數A - 免費下載

VHDL/FPGA/Verilog資源 文件大小：5 K

?? 資源詳細信息

文件格式
RAR
所屬分類
上傳用戶
上傳時間
文件大小
5 K
所需積分
2 積分
推薦指數
????? (5/5)

?? 溫馨提示：本資源由用戶 GUAIGUAICHENGTI 上傳分享，僅供學習交流使用。如有侵權，請聯系我們刪除。

資源簡介

除法器的設計本文所采用的除法原理是：對于八位無符號被除數A，先對A轉換成高八位是0低八位是A的數C，在時鐘脈沖的每個上升沿C 向左移動一位，最后一位補零，同時判斷C的高八位是否大于除數B，如是則C的高八位減去B，同時進行移位操作，將C的第二位置1。否則，繼續移位操作。經過八個周期后，所得到的C的高八位為余數，第八位為商。從圖(1)可清楚地看出此除法器的工作原理。此除法器主要包括比較器、減法器、移位器、控制器等模塊。

源碼文件列表

?? 共 3 個源碼文件 點擊文件名可在線查看源代碼

1 ??
division.vhd
大小: 1.51 KB
查看源碼
2 ??
division.acf
大小: 14.28 KB
查看源碼
3 ??
division.hif
大小: 1.49 KB
查看源碼
??
溫馨提示：點擊文件名或"查看源碼"按鈕可在線瀏覽源代碼，支持語法高亮顯示。

立即下載此資源

提示：下載后請用壓縮軟件解壓，推薦使用 WinRAR 或 7-Zip

資源說明

?? 下載說明

  • 下載需消耗 2積分
  • 24小時內重復下載不扣分
  • 支持斷點續傳
  • 資源永久有效

?? 使用說明

  • 下載后用解壓軟件解壓
  • 推薦 WinRAR 或 7-Zip
  • 如有密碼請查看說明
  • 解壓后即可使用

?? 積分獲取

  • 上傳資源獲得積分
  • 每日簽到免費領取
  • 邀請好友注冊獎勵
  • 查看詳情 →

相關標簽

點擊標簽查看更多相關資源：

相關資源推薦