全數(shù)字鎖相環(huán)VHDL描述并實(shí)現(xiàn)功能仿真,另附有圖形說明
資源簡介:全數(shù)字鎖相環(huán)VHDL描述并實(shí)現(xiàn)功能仿真,另附有圖形說明
上傳時(shí)間: 2014-01-13
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資源簡介:該文檔為基于DSP Builder的帶寬自適應(yīng)全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)總結(jié)文檔,是一份很不錯(cuò)的參考資料,具有較高參考價(jià)值,感興趣的可以下載看看………………
上傳時(shí)間: 2022-05-01
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資源簡介:本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上,提出了一種利用FPGA設(shè)計(jì)一階全數(shù)字鎖相環(huán)的方法,并 給出了關(guān)鍵部件的RTL可綜合代碼,并結(jié)合本設(shè)計(jì)的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過程,最后對一些有關(guān)的問題進(jìn)行了討論。
上傳時(shí)間: 2014-01-10
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資源簡介:FPGA實(shí)現(xiàn)全數(shù)字鎖相環(huán),利用硬件描述評議verilog HDL,頂層文件DPLL.V
上傳時(shí)間: 2014-01-09
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資源簡介:介紹了一種采用N 先于M 環(huán)路濾波器的全數(shù)字鎖相環(huán)的設(shè)計(jì)實(shí)現(xiàn)。這種全數(shù)字鎖 相環(huán)采用了N 先于M 環(huán)路濾波器,可以達(dá)到濾除噪聲干擾的目的。文中講述了這種全數(shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理,提出了各單元電路的設(shè)計(jì)和實(shí)現(xiàn)方法,并給出了關(guān)鍵部件的VHDI 代碼,最...
上傳時(shí)間: 2017-08-18
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資源簡介:基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過程和設(shè)計(jì)思想
上傳時(shí)間: 2013-08-13
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資源簡介:用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺
上傳時(shí)間: 2015-06-13
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資源簡介:一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì) 一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì)
上傳時(shí)間: 2013-12-24
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資源簡介:比較好的技術(shù)文章《基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計(jì)》有關(guān)鍵部分的源代碼。
上傳時(shí)間: 2013-12-24
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資源簡介:技術(shù)文章《自采樣比例積分控制全數(shù)字鎖相環(huán)的性能分析和實(shí)現(xiàn)》有一定參考價(jià)值
上傳時(shí)間: 2015-08-21
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資源簡介:全數(shù)字鎖相環(huán),包括DPD,DLF,DCO.
上傳時(shí)間: 2015-10-13
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資源簡介:智能全數(shù)字鎖相環(huán)的設(shè)計(jì)用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
上傳時(shí)間: 2014-01-08
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資源簡介:基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計(jì) 有關(guān)鍵部分的源代碼 hehe !
上傳時(shí)間: 2015-12-18
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資源簡介:一個(gè)自己編寫的全數(shù)字鎖相環(huán)及其測試向量,比較簡單但功能基本達(dá)到。
上傳時(shí)間: 2013-12-22
上傳用戶:xinzhch
資源簡介:用于時(shí)鐘恢復(fù)的全數(shù)字鎖相環(huán)設(shè)計(jì),可以去掉時(shí)鐘的抖動。
上傳時(shí)間: 2016-05-23
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資源簡介:一階全數(shù)字鎖相環(huán)VERLOGIC程序代碼,調(diào)試通過。
上傳時(shí)間: 2013-12-15
上傳用戶:caixiaoxu26
資源簡介:全數(shù)字鎖相環(huán) 功能與74297相同 提供參數(shù)配置
上傳時(shí)間: 2014-01-01
上傳用戶:英雄
資源簡介:數(shù)字鎖相環(huán)路原理與應(yīng)用:全數(shù)字鎖相環(huán)。根據(jù)本資料可以自己編寫代碼在計(jì)算機(jī)上模擬實(shí)現(xiàn)。
上傳時(shí)間: 2016-11-01
上傳用戶:edisonfather
資源簡介:一種可編程的全數(shù)字鎖相環(huán)的絲線,可以用來做一個(gè)小的課程設(shè)計(jì)
上傳時(shí)間: 2014-02-11
上傳用戶:xwd2010
資源簡介:全數(shù)字鎖相環(huán)電路的研制,使用的是VHDL語言
上傳時(shí)間: 2017-02-02
上傳用戶:壞天使kk
資源簡介:基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過程和設(shè)計(jì)思想
上傳時(shí)間: 2017-02-11
上傳用戶:evil
資源簡介:智能 全數(shù)字鎖相環(huán)的設(shè)計(jì)
上傳時(shí)間: 2013-12-15
上傳用戶:498732662
資源簡介:全數(shù)字鎖相環(huán)(adpll)的部分源程序代碼,是其中最重要的部分。
上傳時(shí)間: 2017-09-03
上傳用戶:liansi
資源簡介:采用用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,適合感興趣的學(xué)習(xí)者學(xué)習(xí),可以提高自己的能力,大家可以多交流哈
上傳時(shí)間: 2022-05-22
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資源簡介:很好的全數(shù)字鎖相環(huán)源程序,大家有需要的可以看看
上傳時(shí)間: 2022-07-22
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資源簡介:介紹了如何使用數(shù)字鎖相環(huán),如何用VHDL實(shí)現(xiàn)數(shù)字鎖相環(huán)
上傳時(shí)間: 2013-12-29
上傳用戶:huql11633
資源簡介:該文檔為基于FPGA的數(shù)字鎖相環(huán)的研究與實(shí)現(xiàn)總結(jié)文檔,是一份很不錯(cuò)的參考資料,具有較高參考價(jià)值,感興趣的可以下載看看………………
上傳時(shí)間: 2022-04-27
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資源簡介:在過去的十幾年間,F(xiàn)PGA取得了驚人的發(fā)展:集成度已達(dá)到1000萬等效門、速度可達(dá)到400~500MHz。隨著FPGA的集成度不斷增大,在高密度FPGA中,芯片上時(shí)鐘的分布質(zhì)量就變得越來越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在,解決時(shí)鐘延時(shí)...
上傳時(shí)間: 2013-07-06
上傳用戶:LouieWu
資源簡介:針對高頻感應(yīng)加熱電源中用傳統(tǒng)的模擬鎖相環(huán)跟蹤頻率所存在的問題,提出一種非常適合于高頻感應(yīng)加熱的 新型的數(shù)字鎖相環(huán)。使用FPGA 內(nèi)底層嵌入功能單元中的數(shù)字鎖相環(huán)74HCT297 ,并添加少量的數(shù)字電路來實(shí)現(xiàn)。最后利 用仿真波形驗(yàn)證該設(shè)計(jì)的合理性和有效性。整...
上傳時(shí)間: 2014-01-11
上傳用戶:AbuGe
資源簡介:介紹數(shù)字鎖相環(huán)的基本結(jié)構(gòu),詳細(xì)分析基于FPGA的數(shù)字鎖相環(huán)的鑒相器、環(huán)路濾波器、壓控振蕩器各部分的實(shí)現(xiàn)方法,并給出整個(gè)數(shù)字鎖相環(huán)的實(shí)現(xiàn)原理圖。仿真結(jié)果表明,分析合理,設(shè)計(jì)正確。
上傳時(shí)間: 2016-08-12
上傳用戶:xiaoyunyun