用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺
資源簡介：用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺
上傳時間： 2015-06-13
上傳用戶：wanqunsheng
資源簡介：采用用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼，適合感興趣的學習者學習，可以提高自己的能力，大家可以多交流哈
上傳時間： 2022-05-22
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資源簡介：一種可編程的全數(shù)字鎖相環(huán)的絲線,可以用來做一個小的課程設(shè)計
上傳時間： 2014-02-11
上傳用戶：xwd2010
資源簡介：介紹了一種采用N 先于M 環(huán)路濾波器的全數(shù)字鎖相環(huán)的設(shè)計實現(xiàn)。這種全數(shù)字鎖 相環(huán)采用了N 先于M 環(huán)路濾波器，可以達到濾除噪聲干擾的目的。文中講述了這種全數(shù)字鎖相環(huán)的結(jié)構(gòu)和工作原理，提出了各單元電路的設(shè)計和實現(xiàn)方法，并給出了關(guān)鍵部件的VHDI 代碼，最...
上傳時間： 2017-08-18
上傳用戶：love_stanford
資源簡介：比較好的技術(shù)文章《基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計》有關(guān)鍵部分的源代碼。
上傳時間： 2013-12-24
上傳用戶：362279997
資源簡介：基于VHDL的全數(shù)字鎖相環(huán)的設(shè)計 有關(guān)鍵部分的源代碼 hehe !
上傳時間： 2015-12-18
上傳用戶：hgy9473
資源簡介：智能全數(shù)字鎖相環(huán)的設(shè)計用VHDL語言在CPLD上實現(xiàn)串行通信
上傳時間： 2014-01-08
上傳用戶：weiwolkt
資源簡介：一個自己編寫的全數(shù)字鎖相環(huán)及其測試向量，比較簡單但功能基本達到。
上傳時間： 2013-12-22
上傳用戶：xinzhch
資源簡介：基于fpga的全數(shù)字鎖相環(huán)設(shè)計,內(nèi)有設(shè)計過程和設(shè)計思想
上傳時間： 2013-08-13
上傳用戶：fqscfqj
資源簡介：一種改進的全數(shù)字鎖相環(huán)設(shè)計 一種改進的全數(shù)字鎖相環(huán)設(shè)計
上傳時間： 2013-12-24
上傳用戶：stampede
資源簡介：技術(shù)文章《自采樣比例積分控制全數(shù)字鎖相環(huán)的性能分析和實現(xiàn)》有一定參考價值
上傳時間： 2015-08-21
上傳用戶：silenthink
資源簡介：本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用fpga設(shè)計一階全數(shù)字鎖相環(huán)的方法，并 給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計的一些仿真波形詳細描述了數(shù)字鎖相環(huán)的工作過程，最后對一些有關(guān)的問題進行了討論。
上傳時間： 2014-01-10
上傳用戶：asddsd
資源簡介：用于時鐘恢復的全數(shù)字鎖相環(huán)設(shè)計，可以去掉時鐘的抖動。
上傳時間： 2016-05-23
上傳用戶：stewart·
資源簡介：基于fpga的全數(shù)字鎖相環(huán)設(shè)計,內(nèi)有設(shè)計過程和設(shè)計思想
上傳時間： 2017-02-11
上傳用戶：evil
資源簡介：智能 全數(shù)字鎖相環(huán)的設(shè)計
上傳時間： 2013-12-15
上傳用戶：498732662
資源簡介：該文檔為基于DSP Builder的帶寬自適應全數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)總結(jié)文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2022-05-01
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資源簡介：介紹了應用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細描述了其工作原理和設(shè)計思想，并用可編程邏輯器件fpga加以實面。
上傳時間： 2014-12-28
上傳用戶：ruixue198909
資源簡介：介紹了應用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細描述了其工作原理和設(shè)計思想，并用可編程邏輯器件fpga加以實面。
上傳時間： 2013-10-20
上傳用戶：yl8908
資源簡介：隨著現(xiàn)代集成電路技術(shù)的發(fā)展，鎖相環(huán)已經(jīng)成為集成電路設(shè)計中非常重要的一個部分，所以對鎖相環(huán)的研究具有積極的現(xiàn)實意義。然而傳統(tǒng)的鎖相環(huán)大多是數(shù)模混合電路，在工藝上與系統(tǒng)芯片中的數(shù)字電路存在兼容問題。因此設(shè)計一...
上傳時間： 2013-06-09
上傳用戶：mosliu
資源簡介：很好的全數(shù)字鎖相環(huán)源程序，大家有需要的可以看看
上傳時間： 2022-07-22
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資源簡介：數(shù)字鎖相環(huán)的源代碼。用硬件編程語言VHDL編寫。
上傳時間： 2014-01-02
上傳用戶：jackgao
資源簡介：全數(shù)字鎖相環(huán)電路的研制，使用的是VHDL語言
上傳時間： 2017-02-02
上傳用戶：壞天使kk
資源簡介：介紹了應用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法，詳細敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件fpga實現(xiàn)。
上傳時間： 2013-08-11
上傳用戶：yare
資源簡介：數(shù)字鎖相環(huán)路原理與應用:全數(shù)字鎖相環(huán)。根據(jù)本資料可以自己編寫代碼在計算機上模擬實現(xiàn)。
上傳時間： 2016-11-01
上傳用戶：edisonfather
資源簡介：使用VHDL語言進行數(shù)字鎖相環(huán)的設(shè)計，pdf格式，可以打開
上傳時間： 2014-11-01
上傳用戶：努力努力再努力
資源簡介：使用VHDL語言進行的數(shù)字鎖相環(huán)的設(shè)計，里面有相關(guān)的文件，可以使用MUX+PLUS打開
上傳時間： 2014-06-29
上傳用戶：lanhuaying
資源簡介：介紹了應用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法，詳細敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件fpga實現(xiàn)。
上傳時間： 2017-05-11
上傳用戶：Divine
資源簡介：全數(shù)字鎖相環(huán)（adpll)的部分源程序代碼，是其中最重要的部分。
上傳時間： 2017-09-03
上傳用戶：liansi
資源簡介：ＦＰＧＡ實現(xiàn)全數(shù)字鎖相環(huán)，利用硬件描述評議verilog HDL，頂層文件ＤＰＬＬ．Ｖ
上傳時間： 2014-01-09
上傳用戶：1159797854
資源簡介：關(guān)于數(shù)字鎖相環(huán)的一點東西,可以下來看看\r\n
上傳時間： 2013-08-26
上傳用戶：7891
