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基于FPGA的DDC設計及仿真

  • 資源大?。?/b>1098 K
  • 上傳時間: 2013-11-20
  • 上傳用戶:snowpilce
  • 資源積分:2 下載積分
  • 標      簽: FPGA DDC 仿真

資 源 簡 介

    在軟件無線電數(shù)字接收機中,從AD前端采集過來的數(shù)字信號頻率高達72 MHz,如此高的頻率使得后端DSP不能直接完成相關的數(shù)字信號處理任務。因此合理的設計基于FPGA的DDC,以降低數(shù)字信號頻率,方便后端DSP實時完成相關的數(shù)字信號處理任務就顯得尤為重要。在很多數(shù)字信號處理系統(tǒng)中,數(shù)字信號頻率是非常高的,而后端數(shù)字信號處理器件幾乎不能滿足系統(tǒng)的實時性要求,此時通過合理的設計DDC就可以解決上述問題。

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