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一階電路

OFDM信道估計模塊運算部件的FPGA設計

正交頻分復用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技術通過將整個信道分為多個帶寬相等并行傳輸的子信道，通過將信息經過子信道獨立傳輸來實現通信，子信道的正交性可以保證最大限度的利用頻譜資源。OFDM系統通過循環前綴來消除符號間干擾(ISI)，通過IDFT/DFT調制解調降低了系統實現的復雜度。由于其頻譜利用率高，抗多徑能力強，在多種通信場合中都得到了應用。雖然有著上述優點，但為了準確的恢復信號，信道估計是OFDM系統中必須實現的一環。本文正是針對OFDM接收機中的信道估計模塊的運算部件的實現進行了研究。首先，研究了OFDM信道估計的LS算法，一階線性插值算法，二次多項式插值算法，建立了適用于寬帶通信系統的信道估計模塊模型。其次研究了加法器電路和乘法器電路的實現，包括進位行波加法器，曼徹斯特進位鏈，超前進位加法器和乘法原理，陣列乘法器，wallace樹乘法器及BOOTH編碼算法，并分析了各種電路的特性及優缺點。接著研究了幾種主要的除法器設計算法，包括數字循環算法，基于函數迭代的算法，以及CORDIC算法，結合信道估計的特點選擇了函數迭代和CORDIC算法作為具體實現的方法。最后，在前面的設計的基礎上在FPGA芯片上實現了前面的設計方案。

標簽： OFDM FPGA 信道估計模塊

上傳時間： 2013-06-06

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FPGA內嵌200MHz低噪聲鎖相環時鐘發生器

FPGA器件在通信、消費類電子等領域應用越來越廣泛，隨著FPGA規模的增大、功能的加強對時鐘的要求也越來越高。在FPGA中嵌入時鐘發生器對解決該問題是一個不錯的選擇。本論文首先，描述并分析了電荷泵鎖相環時鐘發生器的體系結構、組成單元及各單元的非理想特性；然后討論并分析了電荷泵鎖相環的小信號特性和瞬態特性；并給出了電荷泵鎖相環器件參數的計算表達式。其次，研究了環形振蕩器和鎖相環的相位噪聲特性。由于噪聲性能是時鐘發生器設計中的關鍵指標，本工作對此進行了較為詳細的分析。相位噪聲和抖動是衡量時鐘信號的兩個主要指標。文中從理論上推導了一階鎖相環的噪聲特性，并建立了由噪聲分析抖動和由抖動分析噪聲的解析表達式關系，并討論了環路低噪聲設計的基本原則。在前面討論和分析的基礎上，利用Hynix0.35umCMOS工藝設計了200MHz電荷泵鎖相環時鐘發生器，并進行了仿真。設計中環形振蕩器的延遲單元采用replica偏置結構，把延遲單元輸出擺幅限定在確定范圍，尾電流源采用cascode結構，增強電路對電源和襯底噪聲的抑制作用。通過增加限流管，改善電荷泵中的開關的非理想特性。

標簽： FPGA 200 MHz 內嵌

上傳時間： 2013-04-24

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基于DSP和FPGA的數字化開關電源

文章開篇提出了開發背景。認為現在所廣泛應用的開關電源都是基于傳統的分立元件組成的。它的特點是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對不同的客戶要求來“量身定做”不同的產品，同時幾乎沒有通用性和可移植性。在電子技術飛速發展的今天，這種傳統的模擬開關電源已經很難跟上時代的發展步伐。隨著DSP、ASIC等電子器件的小型化、高速化，開關電源的控制部分正在向數字化方向發展。由于數字化，使開關電源的控制部分的智能化、零件的共通化、電源的動作狀態的遠距離監測成為了可能，同時由于它的智能化、零件的共通化使得它能夠靈活地應對不同客戶的需求，這就降低了開發周期和成本。依靠現代數字化控制和數字信號處理新技術，數字化開關電源有著廣闊的發展空間。在數字化領域的今天，最后一個沒有數字化的堡壘就是電源領域。近年來，數字電源的研究勢頭與日俱增，成果也越來越多。雖然目前中國制造的開關電源占了世界市場的80％以上，但都是傳統的比較低端的模擬電源。高端市場上幾乎沒有我們份額。本論文研究的主要內容是在傳統開關電源模擬調節器的基礎上，提出了一種新的數字化調節器方案，即基于DSP和FPGA的數字化PID調節器。論文對系統方案和電路進行了較為具體的設計，并通過測試取得了預期結果。測試證明該方案能夠適合本行業時代發展的步伐，使系統電路更簡單，精度更高，通用性更強。同時該方案也可用于相關領域。本文首先分析了國內外開關電源發展的現狀，以及研究數字化開關電源的意義。然后提出了數字化開關電源的總體設計框圖和實現方案，并與傳統的開關電源做了較為詳細的比較。本論文的設計方案是采用DSP技術和FPGA技術來做數字化PID調節，通過數字化PID算法產生PWM波來控制斬波器，控制主回路。從而取代傳統的模擬PID調節器，使電路更簡單，精度更高，通用性更強。傳統的模擬開關電源是將電流電壓反饋信號做PID調節后--分立元器件構成，采用專用脈寬調制芯片實現PWM控制。電流反饋信號來自主回路的電流取樣，電壓反饋信號來自主回路的電壓采樣。再將這兩個信號分別送至電流調節器和電壓調節器的反相輸入端，用來實現閉環控制。同時用來保證系統的穩定性及實現系統的過流過壓保護、電流和電壓值的顯示。電壓、電流的給定信號則由單片機或電位器提供。再次，文章對各個模塊從理論和實際的上都做了仔細的分析和設計，并給出了具體的電路圖，同時寫出了軟件流程圖以及設計中應該注意的地方。整個系統由DSP板和ADC板組成。DSP板完成PWM生成、PID運算、環境開關量檢測、環境開關量生成以及本地控制。ADC板主要完成前饋電壓信號采集、負載電壓信號采集、負載電流信號采集、以及對信號的一階數字低通濾波。由于整個系統是閉環控制系統，要求采樣速率相當高。本系統采用FPGA來控制ADC，這樣就避免了高速采樣占用系統資源的問題，減輕了DSP的負擔。DSP可以將讀到的ADC信號做PID調節，從而產生PWM波來控制逆變橋的開關速率，從而達到閉環控制的目的。最后，對數字化開關電源和模擬開關電源做了對比測試，得出了預期結論。同時也提出了一些需要改進的地方，認為該方案在其他相關行業中可以廣泛地應用。模擬控制電路因為使用許多零件而需要很大空間，這些零件的參數值還會隨著使用時間、溫度和其它環境條件的改變而變動并對系統穩定性和響應能力造成負面影響。數字電源則剛好相反，同時數字控制還能讓硬件頻繁重復使用、加快上市時間以及減少開發成本與風險。在當前對產品要求體積小、智能化、共通化、精度高和穩定度好等前提條件下，數字化開關電源有著廣闊的發展空間。本系統來基本上達到了設計要求。能夠滿足較高精度的設計要求。但對于高精度數字化電源，系統還有值得改進的地方，比如改進主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統的精度。本系統涉及電子、通信和測控等技術領域，將數字PID算法與電力電子技術、通信技術等有機地結合了起來。本系統的設計方案不僅可以用在電源控制器上，只要是相關的領域都可以采用。

標簽： FPGA DSP 數字化開關電源

上傳時間： 2013-06-21

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基于FPGA的PID控制器研究與實現

基于微處理器的數字PID控制器改變了傳統模擬PID控制器參數整定不靈活的問題。但是常規微處理器容易在環境惡劣的情況下出現程序跑飛的問題，如果實現PID軟算法的微處理器因為強干擾或其他原因而出現故障，會引起輸出值的大幅度變化或停止響應。而FPGA的應用可以從本質上解決這個問題。因此，利用FPGA開發技術，實現智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應用意義。首先分析FPGA的內部結構特點，總結FPGA設計技術及開發流程，指出實現結構優化設計，降低設計難度，是擴展設計功能、提高芯片性能和產品性價比的關鍵。控制系統由四個模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機接口。其中控制器部分為系統的關鍵部件。在分析FPGA設計結構類型和特點的基礎上，提出一種基于FPGA改進型并行結構的PID溫度控制器設計方法。在PID算法與FPGA的運算器邏輯映像過程中，采用將補碼的加法器代替減法器設計，增加整數運算結果的位擴展處理，進行不同數據類型的整數歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運算部件。應用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結合設計實現了PID控制器，用Modelsim仿真驗證了設計結果的正確性，用Synplify Pro進行電路綜合，在Quaitus Ⅱ軟件中實現布局布線，最后生成FPGA的編程文件。根據控制系統的要求，論文設計完成了12位模數AD轉換器、數據顯示器、按鍵等相關外圍接口電路。將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構建PID控制系統。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實驗結果表明，達到無超調的穩定控制要求，為降低FPGA實現PID控制器的設計難度提供了有效的方法。

標簽： FPGA PID 控制器

上傳時間： 2013-05-24

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基于FPGA的GPS定位信息處理系統設計

隨著GPS(Global Positioning System)技術的不斷發展和成熟，其全球性、全天候、低成本等特點使得GPS接收機的用戶數量大幅度增加，應用領域越來越廣。但由于定位過程中各種誤差源的存在，單機定位精度受到影響。目前常從兩個方面考慮減小誤差提高精度：①用高精度相位天線、差分技術等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實現精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節約成本，而且便于系統融合，是應用于GPS定位的系統中更有前景的方法。但由于在系統中實現定位濾波算法需要時間，傳統CPU往往不能滿足實時性的要求，而FPGA以其快速并行計算越來越受到青睞。　　本文在FPGA平臺上，根據“先時序后電路”的設計思想，由同步沒計方法以及自頂向下和自下而上的混合設計方法實現系統的總體設計。從GPS-OEM板輸出的定位信息的接收到定位結果的坐標變換，最終到kalman濾波遞推計算減小定位誤差，實現實時、快速、高精度的GPS定位信息采集處理系統，為GPS定位數據的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統的開發奠定了基礎。具體工作如下：　　基于FPGA設計了GPS定位數據的正確接收和顯示，以及經緯度到平面坐標的投影變換。根掘GPS輸出信息標準和格式，通過串口接收模塊實現串口數掘的接收和經緯度信息提取，并通過LCD實時顯示。在提取信息的同時將數據格式由ASCⅡ碼轉變為十進制整數型，實現利用移位和加法運算達到代替乘法運算的效果，從而減少資源的利用率。在坐標轉換過程中，利用查找表的方法查找轉化時需要的各個參數值，并將該參數先轉為雙精度浮點小數，再進行坐標轉換。根據高斯轉化公式的規律將公式簡化成只涉及加法和乘法運算，以此簡化公式運算量，達到節省資源的目的。　　卡爾曼濾波器的實現。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統狀態方程、觀測方程和濾波方程，并基于分散濾波的思想進行卡爾曼濾波設計，并通過Matlab進行仿真。結果表明，本文設計的卡爾曼濾波器收斂性好，定位精度高、估計誤差小。在仿真基礎上，實現基于FPGA的卡爾曼濾波計算。在滿足實時性的基礎上，通過IP核、模塊的分時復用和樹狀結構節省資源，實現數據卡爾曼濾波，達到提高數據精度的效果。　　設計中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實現，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個邏輯資源，時鐘頻率達到100MHZ以上，滿足實時性信號處理要求，在保證精度的前提下達到資源最優。Modelsim仿真驗證了該設計的正確性。

標簽： FPGA GPS 定位信息處理

上傳時間： 2013-04-24

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FPGA布線算法的研究

現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件。基于SRAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現的，所以相對于ASIC中互連線所占用的面積更大。為了節省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結果，但是基于此模型需要花費太多的時間。這在基于時序驅動的工藝映射和布局布線以及靜態時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。本論文提出快速而精確的現場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結果驗證了我們精確的時延模型在時間上的開銷少的性能。在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網的起點就是線網的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現象本身對性能提高不多)。本論文通過對dogleg現象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。

標簽： FPGA 布線法的研究

上傳時間： 2013-07-24

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單片機應用系統抗干擾技術

單片機應用系統抗干擾技術:第1章電磁干擾控制基礎. 1.1 電磁干擾的基本概念1 1.1.1 噪聲與干擾1 1.1.2 電磁干擾的形成因素2 1.1.3 干擾的分類2 1.2 電磁兼容性3 1.2.1 電磁兼容性定義3 1.2.2 電磁兼容性設計3 1.2.3 電磁兼容性常用術語4 1.2.4 電磁兼容性標準6 1.3 差模干擾和共模干擾8 1.3.1 差模干擾8 1.3.2 共模干擾9 1.4 電磁耦合的等效模型9 1.4.1 集中參數模型9 1.4.2 分布參數模型10 1.4.3 電磁波輻射模型11 1.5 電磁干擾的耦合途徑14 1.5.1 傳導耦合14 1.5.2 感應耦合（近場耦合）15 .1.5.3 電磁輻射耦合（遠場耦合）15 1.6 單片機應用系統電磁干擾控制的一般方法16 第2章數字信號耦合與傳輸機理 2.1 數字信號與電磁干擾18 2.1.1 數字信號的開關速度與頻譜18 2.1.2 開關暫態電源尖峰電流噪聲22 2.1.3 開關暫態接地反沖噪聲24 2.1.4 高速數字電路的EMI特點25 2.2 導線阻抗與線間耦合27 2.2.1 導體交直流電阻的計算27 2.2.2 導體電感量的計算29 2.2.3 導體電容量的計算31 2.2.4 電感耦合分析32 2.2.5 電容耦合分析35 2.3 信號的長線傳輸36 2.3.1 長線傳輸過程的數學描述36 2.3.2 均勻傳輸線特性40 2.3.3 傳輸線特性阻抗計算42 2.3.4 傳輸線特性阻抗的重復性與阻抗匹配44 2.4 數字信號傳輸過程中的畸變45 2.4.1 信號傳輸的入射畸變45 2.4.2 信號傳輸的反射畸變46 2.5 信號傳輸畸變的抑制措施49 2.5.1 最大傳輸線長度的計算49 2.5.2 端點的阻抗匹配50 2.6 數字信號的輻射52 2.6.1 差模輻射52 2.6.2 共模輻射55 2.6.3 差模和共模輻射比較57 第3章常用元件的可靠性能與選擇 3.1 元件的選擇與降額設計59 3.1.1 元件的選擇準則59 3.1.2 元件的降額設計59 3.2 電阻器60 3.2.1 電阻器的等效電路60 3.2.2 電阻器的內部噪聲60 3.2.3 電阻器的溫度特性61 3.2.4 電阻器的分類與主要參數62 3.2.5 電阻器的正確選用66 3.3 電容器67 3.3.1 電容器的等效電路67 3.3.2 電容器的種類與型號68 3.3.3 電容器的標志方法70 3.3.4 電容器引腳的電感量71 3.3.5 電容器的正確選用71 3.3.6 電容器使用注意事項73 3.4 電感器73 3.4.1 電感器的等效電路74 3.4.2 電感器使用的注意事項74 3.5 數字集成電路的抗干擾性能75 3.5.1 噪聲容限與抗干擾能力75 3.5.2 施密特集成電路的噪聲容限77 3.5.3 TTL數字集成電路的抗干擾性能78 3.5.4 CMOS數字集成電路的抗干擾性能79 3.5.5 CMOS電路使用中注意事項80 3.5.6 集成門電路系列型號81 3.6 高速CMOS 54/74HC系列接口設計83 3.6.1 54/74HC 系列芯片特點83 3.6.2 74HC與TTL接口85 3.6.3 74HC與單片機接口85 3.7 元器件的裝配工藝對可靠性的影響86 第4章電磁干擾硬件控制技術 4.1 屏蔽技術88 4.1.1 電場屏蔽88 4.1.2 磁場屏蔽89 4.1.3 電磁場屏蔽91 4.1.4 屏蔽損耗的計算92 4.1.5 屏蔽體屏蔽效能的計算99 4.1.6 屏蔽箱的設計100 4.1.7 電磁泄漏的抑制措施102 4.1.8 電纜屏蔽層的屏蔽原理108 4.1.9 屏蔽與接地113 4.1.10 屏蔽設計要點113 4.2 接地技術114 4.2.1 概述114 4.2.2 安全接地115 4.2.3 工作接地117 4.2.4 接地系統的布局119 4.2.5 接地裝置和接地電阻120 4.2.6 地環路問題121 4.2.7 浮地方式122 4.2.8 電纜屏蔽層接地123 4.3 濾波技術126 4.3.1 濾波器概述127 4.3.2 無源濾波器130 4.3.3 有源濾波器138 4.3.4 鐵氧體抗干擾磁珠143 4.3.5 貫通濾波器146 4.3.6 電纜線濾波連接器149 4.3.7 PCB板濾波器件154 4.4 隔離技術155 4.4.1 光電隔離156 4.4.2 繼電器隔離160 4.4.3 變壓器隔離 161 4.4.4 布線隔離161 4.4.5 共模扼流圈162 4.5 電路平衡結構164 4.5.1 雙絞線在平衡電路中的使用164 4.5.2 同軸電纜的平衡結構165 4.5.3 差分放大器165 4.6 雙絞線的抗干擾原理及應用166 4.6.1 雙絞線的抗干擾原理166 4.6.2 雙絞線的應用168 4.7 信號線間的串擾及抑制169 4.7.1 線間串擾分析169 4.7.2 線間串擾的抑制173 4.8 信號線的選擇與敷設174 4.8.1 信號線型式的選擇174 4.8.2 信號線截面的選擇175 4.8.3 單股導線的阻抗分析175 4.8.4 信號線的敷設176 4.9 漏電干擾的防止措施177 4.10 抑制數字信號噪聲常用硬件措施177 4.10.1 數字信號負傳輸方式178 4.10.2 提高數字信號的電壓等級178 4.10.3 數字輸入信號的RC阻容濾波179 4.10.4 提高輸入端的門限電壓181 4.10.5 輸入開關觸點抖動干擾的抑制方法181 4.10.6 提高器件的驅動能力184 4.11 靜電放電干擾及其抑制184 第5章主機單元配置與抗干擾設計 5.1 單片機主機單元組成特點186 5.1.1 80C51最小應用系統186 5.1.2 低功耗單片機最小應用系統187 5.2 總線的可靠性設計191 5.2.1 總線驅動器191 5.2.2 總線的負載平衡192 5.2.3 總線上拉電阻的配置192 5.3 芯片配置與抗干擾193 5.3.1去耦電容配置194 5.3.2 數字輸入端的噪聲抑制194 5.3.3 數字電路不用端的處理195 5.3.4 存儲器的布線196 5.4 譯碼電路的可靠性分析197 5.4.1 過渡干擾與譯碼選通197 5.4.2 譯碼方式與抗干擾200 5.5 時鐘電路配置200 5.6 復位電路設計201 5.6.1 復位電路RC參數的選擇201 5.6.2 復位電路的可靠性與抗干擾分析202 5.6.3 I/O接口芯片的延時復位205 5.7 單片機系統的中斷保護問題205 5.7.1 80C51單片機的中斷機構205 5.7.2 常用的幾種中斷保護措施205 5.8 RAM數據掉電保護207 5.8.1 片內RAM數據保護207 5.8.2 利用雙片選的外RAM數據保護207 5.8.3 利用DS1210實現外RAM數據保護208 5.8.4 2 KB非易失性隨機存儲器DS1220AB/AD211 5.9 看門狗技術215 5.9.1 由單穩態電路實現看門狗電路216 5.9.2 利用單片機片內定時器實現軟件看門狗217 5.9.3 軟硬件結合的看門狗技術219 5.9.4 單片機內配置看門狗電路221 5.10 微處理器監控器223 5.10.1 微處理器監控器MAX703～709/813L223 5.10.2 微處理器監控器MAX791227 5.10.3 微處理器監控器MAX807231 5.10.4 微處理器監控器MAX690A/MAX692A234 5.10.5 微處理器監控器MAX691A/MAX693A238 5.10.6 帶備份電池的微處理器監控器MAX1691242 5.11 串行E2PROM X25045245 第6章測量單元配置與抗干擾設計 6.1 概述255 6.2 模擬信號放大器256 6.2.1 集成運算放大器256 6.2.2 測量放大器組成原理260 6.2.3 單片集成測量放大器AD521263 6.2.4 單片集成測量放大器AD522265 6.2.5 單片集成測量放大器AD526266 6.2.6 單片集成測量放大器AD620270 6.2.7 單片集成測量放大器AD623274 6.2.8 單片集成測量放大器AD624276 6.2.9 單片集成測量放大器AD625278 6.2.10 單片集成測量放大器AD626281 6.3 電壓/電流變換器（V/I）283 6.3.1 V/I變換電路..283 6.3.2 集成V/I變換器XTR101284 6.3.3 集成V/I變換器XTR110289 6.3.4 集成V/I變換器AD693292 6.3.5 集成V/I變換器AD694299 6.4 電流/電壓變換器（I/V）302 6.4.1 I/V變換電路302 6.4.2 RCV420型I/V變換器303 6.5 具有放大、濾波、激勵功能的模塊2B30/2B31305 6.6 模擬信號隔離放大器313 6.6.1 隔離放大器ISO100313 6.6.2 隔離放大器ISO120316 6.6.3 隔離放大器ISO122319 6.6.4 隔離放大器ISO130323 6.6.5 隔離放大器ISO212P326 6.6.6 由兩片VFC320組成的隔離放大器329 6.6.7 由兩光耦組成的實用線性隔離放大器333 6.7 數字電位器及其應用336 6.7.1 非易失性數字電位器x9221336 6.7.2 非易失性數字電位器x9241343 6.8 傳感器供電電源的配置及抗干擾346 6.8.1 傳感器供電電源的擾動補償347 6.8.2 單片集成精密電壓芯片349 6.8.3 A/D轉換器芯片提供基準電壓350 6.9 測量單元噪聲抑制措施351 6.9.1 外部噪聲源的干擾及其抑制351 6.9.2 輸入信號串模干擾的抑制352 6.9.3 輸入信號共模干擾的抑制353 6.9.4 儀器儀表的接地噪聲355 第7章 D/A、A/D單元配置與抗干擾設計 7.1 D/A、A/D轉換器的干擾源357 7.2 D/A轉換原理及抗干擾分析358 7.2.1 T型電阻D/A轉換器359 7.2.2 基準電源精度要求361 7.2.3 D/A轉換器的尖峰干擾362 7.3 典型D/A轉換器與單片機接口363 7.3.1 并行12位D/A轉換器AD667363 7.3.2 串行12位D/A轉換器MAX5154370 7.4 D/A轉換器與單片機的光電接口電路377 7.5 A/D轉換器原理與抗干擾性能378 7.5.1 逐次比較式ADC原理378 7.5.2 余數反饋比較式ADC原理378 7.5.3 雙積分ADC原理380 7.5.4 V/F ADC原理382 7.5.5 ∑Δ式ADC原理384 7.6 典型A/D轉換器與單片機接口387 7.6.18 位并行逐次比較式MAX 118387 7.6.28 通道12位A/D轉換器MAX 197394 7.6.3 雙積分式A/D轉換器5G14433399 7.6.4 V/F轉換器AD 652在A/D轉換器中的應用403 7.7 采樣保持電路與抗干擾措施408 7.8 多路模擬開關與抗干擾措施412 7.8.1 CD4051412 7.8.2 AD7501413 7.8.3 多路開關配置與抗干擾技術413 7.9 D/A、A/D轉換器的電源、接地與布線416 7.10 精密基準電壓電路與噪聲抑制416 7.10.1 基準電壓電路原理417 7.10.2 引腳可編程精密基準電壓源AD584418 7.10.3 埋入式齊納二極管基準AD588420 7.10.4 低漂移電壓基準MAX676/MAX677/MAX678422 7.10.5 低功率低漂移電壓基準MAX873/MAX875/MAX876424 7.10.6 MC1403/MC1403A、MC1503精密電壓基準電路430 第8章功率接口與抗干擾設計 8.1 功率驅動元件432 8.1.1 74系列功率集成電路432 8.1.2 75系列功率集成電路433 8.1.3 MOC系列光耦合過零觸發雙向晶閘管驅動器435 8.2 輸出控制功率接口電路438 8.2.1 繼電器輸出驅動接口438 8.2.2 繼電器—接觸器輸出驅動電路439 8.2.3 光電耦合器—晶閘管輸出驅動電路439 8.2.4 脈沖變壓器—晶閘管輸出電路440 8.2.5 單片機與大功率單相負載的接口電路441 8.2.6 單片機與大功率三相負載間的接口電路442 8.3 感性負載電路噪聲的抑制442 8.3.1 交直流感性負載瞬變噪聲的抑制方法442 8.3.2 晶閘管過零觸發的幾種形式445 8.3.3 利用晶閘管抑制感性負載的瞬變噪聲447 8.4 晶閘管變流裝置的干擾和抑制措施448 8.4.1 晶閘管變流裝置電氣干擾分析448 8.4.2 晶閘管變流裝置的抗干擾措施449 8.5 固態繼電器451 8.5.1 固態繼電器的原理和結構451 8.5.2 主要參數與選用452 8.5.3 交流固態繼電器的使用454 第9章人機對話單元配置與抗干擾設計 9.1 鍵盤接口抗干擾問題456 9.2 LED顯示器的構造與特點458 9.3 LED的驅動方式459 9.3.1 采用限流電阻的驅動方式459 9.3.2 采用LM317的驅動方式460 9.3.3 串聯二極管壓降驅動方式462 9.4 典型鍵盤/顯示器接口芯片與單片機接口463 9.4.1 8位LED驅動器ICM 7218B463 9.4.2 串行LED顯示驅動器MAX 7219468 9.4.3 并行鍵盤/顯示器專用芯片8279482 9.4.4 串行鍵盤/顯示器專用芯片HD 7279A492 9.5 LED顯示接口的抗干擾措施502 9.5.1 LED靜態顯示接口的抗干擾502 9.5.2 LED動態顯示接口的抗干擾506 9.6 打印機接口與抗干擾技術508 9.6.1 并行打印機標準接口信號508 9.6.2 打印機與單片機接口電路509 9.6.3 打印機電磁干擾的防護設計510 9.6.4 提高數據傳輸可靠性的措施512 第10章供電電源的配置與抗干擾設計 10.1 電源干擾問題概述513 10.1.1 電源干擾的類型513 10.1.2 電源干擾的耦合途徑514 10.1.3 電源的共模和差模干擾515 10.1.4 電源抗干擾的基本方法516 10.2 EMI電源濾波器517 10.2.1 實用低通電容濾波器518 10.2.2 雙繞組扼流圈的應用518 10.3 EMI濾波器模塊519 10.3.1 濾波器模塊基礎知識519 10.3.2 電源濾波器模塊521 10.3.3 防雷濾波器模塊531 10.3.4 脈沖群抑制模塊532 10.4 瞬變干擾吸收器件532 10.4.1 金屬氧化物壓敏電阻（MOV）533 10.4.2 瞬變電壓抑制器（TVS）537 10.5 電源變壓器的屏蔽與隔離552 10.6 交流電源的供電抗干擾方案553 10.6.1 交流電源配電方式553 10.6.2 交流電源抗干擾綜合方案555 10.7 供電直流側抑制干擾措施555 10.7.1 整流電路的高頻濾波555 10.7.2 串聯型直流穩壓電源配置與抗干擾556 10.7.3 集成穩壓器使用中的保護557 10.8 開關電源干擾的抑制措施559 10.8.1 開關噪聲的分類559 10.8.2 開關電源噪聲的抑制措施560 10.9 微機用不間斷電源UPS561 10.10 采用晶閘管無觸點開關消除瞬態干擾設計方案564 第11章印制電路板的抗干擾設計 11.1 印制電路板用覆銅板566 11.1.1 覆銅板材料566 11.1.2 覆銅板分類568 11.1.3 覆銅板的標準與電性能571 11.1.4 覆銅板的主要特點和應用583 11.2 印制板布線設計基礎585 11.2.1 印制板導線的阻抗計算585 11.2.2 PCB布線結構和特性阻抗計算587 11.2.3 信號在印制板上的傳播速度589 11.3 地線和電源線的布線設計590 11.3.1 降低接地阻抗的設計590 11.3.2 減小電源線阻抗的方法591 11.4 信號線的布線原則592 11.4.1 信號傳輸線的尺寸控制592 11.4.2 線間串擾控制592 11.4.3 輻射干擾的抑制593 11.4.4 反射干擾的抑制594 11.4.5 微機自動布線注意問題594 11.5 配置去耦電容的方法594 11.5.1 電源去耦595 11.5.2 集成芯片去耦595 11.6 芯片的選用與器件布局596 11.6.1 芯片選用指南596 11.6.2 器件的布局597 11.6.3 時鐘電路的布置598 11.7 多層印制電路板599 11.7.1 多層印制板的結構與特點599 11.7.2 多層印制板的布局方案600 11.7.3 20H原則605 11.8 印制電路板的安裝和板間配線606 第12章軟件抗干擾原理與方法 12.1 概述607 12.1.1 測控系統軟件的基本要求607 12.1.2 軟件抗干擾一般方法607 12.2 指令冗余技術608 12.2.1 NOP的使用609 12.2.2 重要指令冗余609 12.3 軟件陷阱技術609 12.3.1 軟件陷阱609 12.3.2 軟件陷阱的安排610 12.4 故障自動恢復處理程序613 12.4.1 上電標志設定614 12.4.2 RAM中數據冗余保護與糾錯616 12.4.3 軟件復位與中斷激活標志617 12.4.4 程序失控后恢復運行的方法618 12.5 數字濾波619 12.5.1 程序判斷濾波法620 12.5.2 中位值濾波法620 12.5.3 算術平均濾波法621 12.5.4 遞推平均濾波法623 12.5.5 防脈沖干擾平均值濾波法624 12.5.6 一階滯后濾波法626 12.6 干擾避開法627 12.7 開關量輸入/輸出軟件抗干擾設計629 12.7.1 開關量輸入軟件抗干擾措施629 12.7.2 開關量輸出軟件抗干擾措施629 12.8 編寫軟件的其他注意事項630 附錄電磁兼容器件選購信息632

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