EZ-USB 數(shù)據(jù)采集卡單片機(jī)程序。把三個(gè)文件放在同一文件夾中，用keil-c編譯其中的.c文件，生成一個(gè).hex文件，用燒寫(xiě)器把.hex文件下載到單片機(jī)上。
標(biāo)簽： EZ-USB 數(shù)據(jù)采集卡 單片機(jī)程序
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：洛木卓
1.執(zhí)行「解kavo步驟1.bat」重開(kāi)機(jī) 2.執(zhí)行「解kavo步驟2.bat」 ★：病毒解完後，如有插入隨身碟時(shí)請(qǐng)按住「Shift鍵」不要放開(kāi)直到偵測(cè)完畢後 再執(zhí)行「刪除隨身碟中的autorun.bat」 將會(huì)刪除隨身碟(含所有磁碟)中的autorun.inf 順便建立同檔名的資料夾，用來(lái)防止再被被毒寫(xiě)入自動(dòng)執(zhí)行檔。
上傳時(shí)間： 2017-08-11
上傳用戶(hù)：yan2267246
本文介紹了一種基于NIOS II軟核處理器實(shí)現(xiàn)對(duì)LCD-LQ057Q3DC02控制的新方法。在設(shè)計(jì)中利用FPGA的Altera的SOPC Builder定制NIOS II軟核處理器及其與顯示功能相關(guān)的“軟” 硬件模塊來(lái)協(xié)同實(shí)現(xiàn)顯示控制的軟硬件設(shè)計(jì)。利用SOPC技術(shù)，將NIOS II CPU和LCD控制器放在同一片F(xiàn)PGA中，解決了通常情況下必須使用LCD 控制專(zhuān)用芯片才能解決LCD顯示的問(wèn)題。
標(biāo)簽： NIOS Builder Altera LCD-LQ
上傳時(shí)間： 2017-09-06
上傳用戶(hù)：天涯
Windows CE.Net 5.0 的相機(jī)驅(qū)動(dòng)程式原始碼，簡(jiǎn)單修改後可用！
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：caixiaoxu26
I=imread('fig1.jpg');%從D盤(pán)名為myimages的文件夾中讀取。格式為jpg的圖像文件chost J=imnoise(I,'salt & pepper',0.02);%給圖像加入均值為0，方差為0.02的淑鹽噪聲 subplot(2,4,1); imshow(I); title('原始圖像'); subplot(2,4,2); imshow(J); title('加入椒鹽噪聲之后的圖像'); %h=ones(3,3)/9; %產(chǎn)生3 × 3的全1數(shù)組 %B=conv2(J,h); %卷積運(yùn)算 %采用MATLAB中的函數(shù)對(duì)噪聲干擾的圖像進(jìn)行濾波 Q=wiener2(J,[3 3]); %對(duì)加噪圖像進(jìn)行二維自適應(yīng)維納濾波 P=filter2(fspecial('average',3),J)/255; %均值濾波模板尺寸為3 K1=medfilt2(J,[3 3]); %進(jìn)行3 × 3模板的中值濾波 K2= medfilt2(J,[5 5]); %進(jìn)行5 × 5模板的中值濾波 K3= medfilt2(J,[7 7]); %進(jìn)行7 × 7模板的中值濾波 K4= medfilt2(J,[9 9]); %進(jìn)行9 × 9模板的中值濾波 %顯示濾波后的圖像及標(biāo)題 subplot(2,4,3); imshow(Q); title('3 × 3模板維納濾波后的圖像'); subplot(2,4,4); imshow(P); title('3 × 3模板均值濾波后的圖像'); subplot(2,4,5); imshow(K1); title('3 × 3模板的中值濾波的圖像'); subplot(2,4,6); imshow(K2); title('5 × 5模板的中值濾波的圖像'); subplot(2,4, 7); imshow(K3); title('7 × 7模板的中值濾波的圖像'); subplot(2,4,8); imshow(K4); title('9 × 9模板的中值濾波的圖像');
上傳時(shí)間： 2016-06-02
上傳用戶(hù)：wxcr_1
基于51單片機(jī)的時(shí)間片輪訓(xùn)程序，程序中有五個(gè)任務(wù)。 1.按鍵1掃描任務(wù) 2.按鍵2掃描任務(wù) 3.led1驅(qū)動(dòng)任務(wù) 4.led2驅(qū)動(dòng)任務(wù) 5.led3驅(qū)動(dòng)任務(wù)
標(biāo)簽： 程序
上傳時(shí)間： 2019-05-21
上傳用戶(hù)：zhai8765
傳統(tǒng)的嵌入式程序設(shè)計(jì)，主要采用前/ 后臺(tái)系統(tǒng)或超級(jí)循環(huán)系統(tǒng),應(yīng)用程序是一個(gè)無(wú)限循環(huán)，循環(huán)中 調(diào)用相應(yīng)的函數(shù)完成操作，中斷服務(wù)程序處理異步事件，這種系統(tǒng)處理信息的實(shí)時(shí)性較差，RTOS（實(shí)時(shí)操作 系統(tǒng)）解決了這一問(wèn)題。如果把RTOS 應(yīng)用在ARM Cortex- M3 架構(gòu)的單片機(jī)上，配合其先進(jìn)的硬件設(shè)計(jì)， 將使嵌入式軟件的實(shí)時(shí)性能產(chǎn)生質(zhì)的飛躍。
標(biāo)簽： RTOS STM 32 開(kāi)源 單片機(jī) 中的應(yīng)用
上傳時(shí)間： 2020-03-15
上傳用戶(hù)：moon
內(nèi)容簡(jiǎn)介 介紹了一般微處押器核鮒設(shè)計(jì)原理、基于微處邦器核的SoC設(shè)計(jì)的其本機(jī)念甜方法,通過(guò)對(duì)ARM系列處理器核和 CPU核的詳小描述,說(shuō)明微處理器及外接口的設(shè)計(jì)原理和方法。同時(shí)也綜述了ARM系列她理器核和最新ARM核的 研發(fā)戰(zhàn)果以政ARM和Thmb踹積模型,對(duì)SC設(shè)計(jì)中涉及到的行儲(chǔ)器層次、 Cache存儲(chǔ)器管誣、片上總線片|:調(diào)和 產(chǎn)品測(cè)試等主要間黥進(jìn)行了論述。在此基礎(chǔ)上給出了幾個(gè)基于ARM核的SoC嵌人式應(yīng)用的實(shí)例。最后對(duì)基于異步設(shè)計(jì) 的ARM核 AMCLET及異步SUC子系統(tǒng) AMUlET3打的研究進(jìn)行了介紹 木書(shū)的特點(diǎn)是將基于ARM微處理器核的SC設(shè)計(jì)和實(shí)際恢人式系統(tǒng)的應(yīng)用集成于一體,對(duì)于基于ARM核的S設(shè)計(jì) 和嵌λ式系統(tǒng)開(kāi)發(fā)者來(lái)說(shuō)是一本很好的參考手冊(cè)。可用作計(jì)算機(jī)科學(xué)拉術(shù)與應(yīng)用電氣T程、電∫科學(xué)與技術(shù)專(zhuān)業(yè)科牛及碩 研究生的教材,也可作為從事集成電路設(shè)計(jì)的[程技術(shù)人員、于ARM的嵌入式系統(tǒng)應(yīng)用開(kāi)發(fā)技術(shù)入員的參考書(shū)。
上傳時(shí)間： 2020-04-02
上傳用戶(hù)：hongpixiaozhu
用于FLUENT中模擬矩形腔內(nèi)添加翅片的情形
標(biāo)簽： 仿真模擬
上傳時(shí)間： 2020-05-22
上傳用戶(hù)：學(xué)無(wú)止境2020
FPGA片內(nèi)FIFO讀寫(xiě)測(cè)試Verilog邏輯源碼Quartus工程文件+文檔說(shuō)明，使用 FPGA 內(nèi)部的 FIFO 以及程序?qū)υ?FIFO 的數(shù)據(jù)讀寫(xiě)操作。FPGA型號(hào)Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時(shí)鐘 input rst_n //復(fù)位信號(hào)，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫(xiě)數(shù)據(jù)wire wr_en; //FIFO寫(xiě)使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數(shù)據(jù)wire full; //FIFO滿(mǎn)信號(hào) wire empty; //FIFO空信號(hào) wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產(chǎn)生FIFO寫(xiě)入的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開(kāi)始寫(xiě)FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿(mǎn) next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產(chǎn)生FIFO讀的數(shù)據(jù)always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿(mǎn), 開(kāi)始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
標(biāo)簽： fpga fifo verilog quartus
上傳時(shí)間： 2021-12-19
上傳用戶(hù)：20125101110
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