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1.單機(jī)自發(fā)自收串行通信。接收鍵入字符，從8251A的發(fā)送端發(fā)送，與同一個8251A的接收端接收，然后在屏幕上顯示出來。 2.雙機(jī)串行通信，在一臺PC機(jī)鍵入字符，從8251A的發(fā)送端發(fā)送給另一臺PC機(jī)，另一臺PC機(jī)的 8251A的接收端接收，然后在屏幕上顯示出來。
上傳時間： 2013-12-13
上傳用戶：冇尾飛鉈
8250串行通訊實驗：鍵盤輸入一個字符，將其ASCII碼加1后發(fā)送出去，再接收回來在屏幕上加1后的字符顯示出來，實現(xiàn)自發(fā)自收。
上傳時間： 2016-02-22
上傳用戶：jennyzai
1. 本程序使用一個定時器和任意 2 個 I/O 口模擬一個串行口。 2. 1位起始位，8位數(shù)據(jù)位，1位停止位。發(fā)數(shù)據(jù)位時先發(fā)低位。 3. 支持半雙工通訊。收、發(fā)波特率相同。 4. 應(yīng)把定時器中斷優(yōu)先級設(shè)置為最高級。 5. 本程序每接收一個字節(jié)后就把它放到一個隊列緩沖區(qū)中(也可使用環(huán)行緩沖區(qū)), 待緩沖區(qū)滿后，將緩沖區(qū)中的內(nèi)容原樣發(fā)回。這是為了測試多字節(jié)連續(xù)收發(fā)的 能力和簡化程序。實際應(yīng)用中應(yīng)防止緩沖區(qū)溢出。 6. 由接收轉(zhuǎn)換到發(fā)送時要先調(diào)用 soft_send_enable ()； 由發(fā)送轉(zhuǎn)換到接收時要先調(diào)用 soft_receive_enable ()。 7. 發(fā)送最后一個字節(jié)后如果要立刻轉(zhuǎn)為接收，必須等待最后一個字節(jié)后發(fā)送完畢 while ( rs_f_TI == 0) // 等待最后一個字節(jié)發(fā)送完畢
上傳時間： 2016-10-22
上傳用戶：tonyshao
：章介紹了數(shù)據(jù)采集系統(tǒng)中STC12系列單片機(jī)與PC機(jī)之間的串行通信。設(shè)計了sTc12c2052AD 與 MAX232的硬件電路，使用匯編語言編程，設(shè)置了串行1：7的工作方式，相應(yīng)的波特率計算方法及特點(diǎn)，發(fā)送并接 收數(shù)據(jù)。單片機(jī)從EEPROM 中讀取數(shù)據(jù)，通過R．S-232將其傳入PC，并將數(shù)據(jù)存儲在24C02中。
上傳時間： 2014-01-20
上傳用戶：yimoney
RS-232、RS-422與RS-485都是串行數(shù)據(jù)接口標(biāo)準(zhǔn)，最初都是由電子工業(yè)協(xié)會（EIA）制 訂并發(fā)布的，RS-232在1962年發(fā)布，命名為EIA-232-E，作為工業(yè)標(biāo)準(zhǔn)，以保證不同廠家產(chǎn)品 之間的兼容。RS-422由RS-232發(fā)展而來，它是為彌補(bǔ)RS-232之不足而提出的。為改進(jìn)RS-232 通信距離短、速率低的缺點(diǎn)，RS-422定義了一種平衡通信接口，將傳輸速率提高到10Mb/s， 傳輸距離延長到4000英尺（速率低于100kb/s時），并允許在一條平衡總線上連接最多10個接 收器
上傳時間： 2017-06-14
上傳用戶：gtzj
基于USB的串行通信軟硬件設(shè)計
標(biāo)簽： USB 串行通信 軟硬件設(shè)計
上傳時間： 2013-08-04
上傳用戶：eeworm
專輯類-數(shù)字處理及顯示技術(shù)專輯-106冊-9138M 基于USB的串行通信軟硬件設(shè)計-41頁-0.8M.pdf
上傳時間： 2013-07-19
上傳用戶：yatouzi118
現(xiàn)代社會信息量爆炸式增長，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡單等優(yōu)勢，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進(jìn)行仿真設(shè)計。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號處理機(jī)為設(shè)計平臺，在其中的一塊信號處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計。首先在FPGA的軟件中進(jìn)行程序設(shè)計和功能、時序的仿真，當(dāng)仿真驗證通過之后，重點(diǎn)是在硬件平臺上進(jìn)行調(diào)試。硬件調(diào)試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計的正確性。并且在硬件調(diào)試時對Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計，經(jīng)過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計的正確性。
上傳時間： 2013-04-24
上傳用戶：戀天使569
國家863項目“飛行控制計算機(jī)系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計符合CPCI總線標(biāo)準(zhǔn)的FC通信卡。本課題是這個項目的進(jìn)一步引伸，用于設(shè)計SCI串行通信接口，以實現(xiàn)環(huán)上多計算機(jī)系統(tǒng)間的高速串行通信。 本文以此項目為背景，對基于FPGA的SCI串行通信接口進(jìn)行研究與實現(xiàn)。論文先概述SCI協(xié)議，接著對SCI串行通信接口的兩個模塊：SCI節(jié)點(diǎn)模型模塊和CPCI總線接口模塊的功能和實現(xiàn)進(jìn)行了詳細(xì)的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進(jìn)程、旁路FIFO、接受和發(fā)送存儲器、地址解碼、MUX。在SCI節(jié)點(diǎn)模型的實現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實現(xiàn)主機(jī)之間的高速串行通信，并利用Aurora IP核實現(xiàn)了Aurora鏈路層協(xié)議；設(shè)計一個同步FIFO實現(xiàn)旁路FIFO；利用FPGA上的塊RAM實現(xiàn)發(fā)送和接收存儲器；中斷進(jìn)程、地址解碼和多路復(fù)合分別在控制邏輯中實現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負(fù)責(zé)對PCI核進(jìn)行配置，得到用戶需要的PCI核；用戶邏輯模塊負(fù)責(zé)實現(xiàn)整個通信接口具體的內(nèi)部邏輯功能；并引入中斷機(jī)制來提高SCI通信接口與主機(jī)之間數(shù)據(jù)交換的速率。 設(shè)計選用硬件描述語言VerilogHDL和VHDL，在開發(fā)工具Xilinx ISE7.1中完成整個系統(tǒng)的設(shè)計、綜合、布局布線，利用Modelsim進(jìn)行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動程序，用VC++6.0編寫相應(yīng)的測試應(yīng)用程序。最后，將FPGA設(shè)計下載到FC通信卡中運(yùn)行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對設(shè)計進(jìn)行驗證，運(yùn)行結(jié)果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進(jìn)一步完善的地方。
上傳時間： 2013-04-24
上傳用戶：竺羽翎2222
I2C(Inter Integrated Circuits)是Philips公司開發(fā)的用于芯片之間連接的串行總線，以其嚴(yán)格的規(guī)范、卓越的性能、簡便的操作和眾多帶I2C接口的外圍器件而得到廣泛的應(yīng)用并受到普遍的歡迎。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用Verilog/FPGA來實現(xiàn)一個隨機(jī)讀/寫的I2C接口電路，實現(xiàn)與外圍I2C接口器件E2PROM進(jìn)行數(shù)據(jù)通信，實現(xiàn)讀、寫等功能，傳輸速率實現(xiàn)為100KBps。在Modelsim6.0仿真軟件環(huán)境中進(jìn)行仿真，在Xilinx公司的ISE9.li開發(fā)平臺上進(jìn)行了下載，搭建外圍電路，用Agilem邏輯分析儀進(jìn)行數(shù)據(jù)采集，分析測試結(jié)果。 首先，介紹了微電子設(shè)計的發(fā)展概況以及設(shè)計流程，重點(diǎn)介紹了HDL/FPGA的設(shè)計流程。其次，對I2C串行總線進(jìn)行了介紹，重點(diǎn)說明了總線上的數(shù)據(jù)傳輸格式并對所使用的AT24C02 E2PROM存儲器的讀／寫時序作了介紹。第三，基于Verilog _HDL設(shè)計了隨機(jī)讀/寫的I2C接口電路、測試模塊和顯示電路；接口電路由同步有限狀態(tài)機(jī)(FSM)來實現(xiàn)；測試模塊首先將數(shù)據(jù)寫入到AT24C02的指定地址，接著將寫入的數(shù)據(jù)讀出，并將兩個數(shù)據(jù)顯示在外圍LED數(shù)碼管和發(fā)光二極管上，從而直觀地比較寫入和輸出的數(shù)據(jù)的正確性。FPGA下載芯片為Xilinx SPARTAN Ⅲ XC3S200。第四，用Agilent邏輯分析儀進(jìn)行傳輸數(shù)據(jù)的采集，分析數(shù)據(jù)傳輸?shù)臅r序，從而驗證電路設(shè)計的正確性。最后，論文對所取得的研究成果進(jìn)行了總結(jié)，并展望了下一步的工作。
上傳時間： 2013-06-27
上傳用戶：liuchee
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