在Delphi 環(huán)境下編寫的串口調(diào)試程序 ,能與下位機(jī)(MSP430F147)實(shí)現(xiàn)串口485通訊.完成對(duì)下位機(jī)狀態(tài)的檢測.校準(zhǔn). 對(duì)於使用Delphi的串口編程有一定的作用.
上傳時(shí)間： 2017-05-05
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行動(dòng)通訊上的的編程 這本書集中在三個(gè)主要的挑戰(zhàn) 1.更高的編程效率 2.降低計(jì)算的複雜度 2.提升容錯(cuò)性
標(biāo)簽： 效率
上傳時(shí)間： 2017-06-05
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計(jì)算機(jī)的串行口與控制 單片機(jī)串行口除用作單片機(jī)之間串行通信的通道外，還能和普通計(jì)算機(jī)的RS-232口（串口）進(jìn)行通信。 這是單片機(jī)的一大特色，使得它在通信與控制領(lǐng)域得到廣泛的應(yīng)用。 本部分從一些基礎(chǔ)的RS-232標(biāo)準(zhǔn)談起，并結(jié)合一些串口基礎(chǔ)實(shí)驗(yàn)加深對(duì)知識(shí)的理解。最后，講解如何用Visual Basic語言編寫一個(gè)簡單的串口通信程序。
上傳時(shí)間： 2014-01-12
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編程實(shí)現(xiàn)MCP2510 的CAN 總線通訊；兩個(gè)UP-NetARM3000 通過CAN 總線相連接。ARM 監(jiān)視串行口，將接收到的字符發(fā)送 給另一個(gè)開發(fā)板并通過串口顯示（計(jì)算機(jī)與開發(fā)板是通過超級(jí)終端通訊的）。即按PC 鍵盤通 過超級(jí)終端發(fā)送數(shù)據(jù)，開發(fā)板將接收到的數(shù)據(jù)通過CAN 總線轉(zhuǎn)發(fā)，再另一個(gè)PC 的超級(jí)終 端上顯示數(shù)據(jù)
標(biāo)簽： CAN UP-NetARM 2510 3000
上傳時(shí)間： 2015-04-18
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異步串口通信口在FPGA實(shí)現(xiàn)，功能有（1）串行數(shù)據(jù)接收的同步控制；（2） 串行數(shù)據(jù)發(fā)送的同步控制
上傳時(shí)間： 2013-12-25
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實(shí)現(xiàn) ARM和計(jì)算機(jī)之間 串行通訊： ARM監(jiān)視串行口，將接收到的字符在液晶屏上顯示出來。 （計(jì)算機(jī)向串口發(fā)送數(shù)據(jù)是通 過鍵盤來實(shí)現(xiàn)的）
標(biāo)簽： ARM 計(jì)算機(jī) 串行通訊 串行口
上傳時(shí)間： 2017-01-17
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基于USB的串行通信軟硬件設(shè)計(jì)
標(biāo)簽： USB 串行通信 軟硬件設(shè)計(jì)
上傳時(shí)間： 2013-08-04
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專輯類-數(shù)字處理及顯示技術(shù)專輯-106冊(cè)-9138M 基于USB的串行通信軟硬件設(shè)計(jì)-41頁-0.8M.pdf
上傳時(shí)間： 2013-07-19
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現(xiàn)代社會(huì)信息量爆炸式增長，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對(duì)帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時(shí)鐘抖動(dòng)和偏移，以及PCB布線的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計(jì)的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡單等優(yōu)勢(shì)，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對(duì)目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺(tái)進(jìn)行仿真設(shè)計(jì)。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號(hào)處理機(jī)為設(shè)計(jì)平臺(tái)，在其中的一塊信號(hào)處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計(jì)和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計(jì)。首先在FPGA的軟件中進(jìn)行程序設(shè)計(jì)和功能、時(shí)序的仿真，當(dāng)仿真驗(yàn)證通過之后，重點(diǎn)是在硬件平臺(tái)上進(jìn)行調(diào)試。硬件調(diào)試驗(yàn)證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計(jì)的正確性。并且在硬件調(diào)試時(shí)對(duì)Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計(jì)，經(jīng)過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-04-24
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國家863項(xiàng)目“飛行控制計(jì)算機(jī)系統(tǒng)FC通信卡研制”的任務(wù)是研究設(shè)計(jì)符合CPCI總線標(biāo)準(zhǔn)的FC通信卡。本課題是這個(gè)項(xiàng)目的進(jìn)一步引伸，用于設(shè)計(jì)SCI串行通信接口，以實(shí)現(xiàn)環(huán)上多計(jì)算機(jī)系統(tǒng)間的高速串行通信。 本文以此項(xiàng)目為背景，對(duì)基于FPGA的SCI串行通信接口進(jìn)行研究與實(shí)現(xiàn)。論文先概述SCI協(xié)議，接著對(duì)SCI串行通信接口的兩個(gè)模塊：SCI節(jié)點(diǎn)模型模塊和CPCI總線接口模塊的功能和實(shí)現(xiàn)進(jìn)行了詳細(xì)的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進(jìn)程、旁路FIFO、接受和發(fā)送存儲(chǔ)器、地址解碼、MUX。在SCI節(jié)點(diǎn)模型的實(shí)現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實(shí)現(xiàn)主機(jī)之間的高速串行通信，并利用Aurora IP核實(shí)現(xiàn)了Aurora鏈路層協(xié)議；設(shè)計(jì)一個(gè)同步FIFO實(shí)現(xiàn)旁路FIFO；利用FPGA上的塊RAM實(shí)現(xiàn)發(fā)送和接收存儲(chǔ)器；中斷進(jìn)程、地址解碼和多路復(fù)合分別在控制邏輯中實(shí)現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個(gè)部分。本課題中，采用FPGA+PCI軟核的方法來實(shí)現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負(fù)責(zé)對(duì)PCI核進(jìn)行配置，得到用戶需要的PCI核；用戶邏輯模塊負(fù)責(zé)實(shí)現(xiàn)整個(gè)通信接口具體的內(nèi)部邏輯功能；并引入中斷機(jī)制來提高SCI通信接口與主機(jī)之間數(shù)據(jù)交換的速率。 設(shè)計(jì)選用硬件描述語言VerilogHDL和VHDL，在開發(fā)工具Xilinx ISE7.1中完成整個(gè)系統(tǒng)的設(shè)計(jì)、綜合、布局布線，利用Modelsim進(jìn)行功能及時(shí)序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動(dòng)程序，用VC++6.0編寫相應(yīng)的測試應(yīng)用程序。最后，將FPGA設(shè)計(jì)下載到FC通信卡中運(yùn)行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，運(yùn)行結(jié)果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進(jìn)一步完善的地方。
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