乘法器的vhdl語言描述.本人調(diào)試已經(jīng)通過
標(biāo)簽： vhdl 乘法器 語言 調(diào)試
上傳時間： 2013-12-17
上傳用戶：skhlm
高效的乘法函數(shù),不用調(diào)用系統(tǒng)乘法器,對沒有乘法器的系統(tǒng)來說非常有用.
標(biāo)簽： 乘法器 乘法 函數(shù)
上傳時間： 2016-09-21
上傳用戶：wanqunsheng
GF_2_m_域乘法器的快速設(shè)計及FPGA實現(xiàn)，ＲＳ編碼及其譯碼都是在GF_2_m_域中進(jìn)行的
標(biāo)簽： FPGA GF 乘法器
上傳時間： 2016-09-22
上傳用戶：xsnjzljj
GF_2_m_域乘法器的快速設(shè)計及FPGA實現(xiàn)，對于rs編翼碼的理解和設(shè)計有幫助
上傳時間： 2013-12-12
上傳用戶：日光微瀾
基于BOOTH的32位快速乘法器的設(shè)計源碼
標(biāo)簽： BOOTH 乘法器 源碼
上傳用戶：pinksun9
xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼 超前進(jìn)位加法
標(biāo)簽： xilinx 乘法器 程序
上傳時間： 2016-10-17
上傳用戶：ve3344
64位乘法器源碼verilog,經(jīng)過驗證測試
標(biāo)簽： verilog 乘法器 源碼 驗證測試
上傳時間： 2016-10-18
上傳用戶：hwl453472107
32位元2進(jìn)位SIGNED乘法器32位元SIGNED乘法器
標(biāo)簽： SIGNED 乘法器
上傳用戶：皇族傳媒
這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
標(biāo)簽： verilog booth hdl 家
上傳時間： 2013-11-29
上傳用戶：jjj0202
用VHDL寫的4*4乘法器，學(xué)習(xí)VHDL語言的可以
標(biāo)簽： VHDL 乘法器
上傳時間： 2014-11-24
上傳用戶：JasonC
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