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這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.

  • 資源大小:5 K
  • 上傳時間: 2013-11-29
  • 上傳用戶:zhaoyanguangaaa
  • 資源積分:2 下載積分
  • 標      簽: verilog booth hdl

資 源 簡 介

這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.

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