FPGA開發(fā)板配套Verilog HDL代碼。芯片為Mars EP1C6F。是基礎(chǔ)實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。
標(biāo)簽： Verilog EP1C6F FPGA Mars
上傳時間： 2014-11-10
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用spice描述的8x8改進(jìn)Booth碼加wallance壓縮的乘法器，并且進(jìn)行了優(yōu)化，時間性能相當(dāng)高
標(biāo)簽： wallance spice Booth 8x8
上傳時間： 2013-12-21
上傳用戶：lmeeworm
乘法器功能 直接實現(xiàn)兩個數(shù)字信號的相乘～
標(biāo)簽： 乘法器 數(shù)字信號
上傳時間： 2017-06-06
上傳用戶：bruce5996
這是一個用vhdl硬件描述語言實現(xiàn)的乘法器而不是多路選擇器
標(biāo)簽： vhdl 硬件描述語言 乘法器 多路
上傳時間： 2013-12-31
上傳用戶：songyue1991
VHDL實現(xiàn)的8位乘法器，所有仿真全部通過
標(biāo)簽： VHDL 8位 乘法器
上傳時間： 2013-12-04
上傳用戶：wkchong
一個基于VerilogHDL語言的16位的booth算法的乘法器及其測試代碼
標(biāo)簽： VerilogHDL booth 語言 算法
上傳時間： 2014-01-18
上傳用戶：從此走出陰霾
實現(xiàn)了三種乘法器，可以進(jìn)行性能比較，比較有較之
標(biāo)簽： 乘法器
上傳時間： 2017-06-25
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Galois域乘法器的Verilog源碼 廣泛用于信道編碼、計算機(jī)代數(shù)及橢圓曲線加密等
標(biāo)簽： Verilog Galois 乘法器 源碼
上傳時間： 2017-06-28
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VHDL 乘法器 源代碼，很好的VHDL 入門學(xué)習(xí)例程序
標(biāo)簽： VHDL 乘法器 源代碼
上傳時間： 2017-07-04
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用vhdl語言實現(xiàn)4位乘法器，已被測試過，可參考使用
標(biāo)簽： vhdl 語言 乘法器
上傳時間： 2017-07-09
上傳用戶：洛木卓
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