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乘法器

乘法器（multiplier）是一種完成兩個互不相關的模擬信號相乘作用的電子器件。它可以將兩個二進制數相乘，它是由更基本的加法器組成的。乘法器可以通過使用一系列計算機算數技術來實現。乘法器不僅作為乘法、除法、乘方和開方等模擬運算的主要基本單元，而且還廣泛用于電子通信系統作為調制、解調、混頻、鑒相和自動增益控制；另外還可用于濾波、波形形成和頻率控制等場合，因此是一種用途廣泛的功能電路。

使用列表法

使用列表法，VHDL語言實現的基于多項式基的有限域乘法器，用于AES算法等對有限域乘法有要求的算法

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上傳時間： 2013-12-10

上傳用戶：愛死愛死
Multisim2001軟件的仿真電路實例261例

Multisim2001軟件的仿真電路實例261例，都是源文件哦，包括一般常見電路及乘法器電路仿真，運放電路仿真，控制電路仿真，數字電路仿真。超值

標簽： Multisim 2001 261 軟件

上傳時間： 2014-01-04

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改進型FIR濾波器

改進型FIR濾波器，改進后所用的資源比改進前節省了很多乘法器

標簽： FIR 改進型濾波器

上傳時間： 2016-09-07

上傳用戶：海陸空653
ALTERA上DE2平臺

ALTERA上DE2平臺，verilog描述，無符號乘法器，在數碼管顯示結果。

標簽： ALTERA DE2

上傳時間： 2013-12-13

上傳用戶：牧羊人8920
代碼分為兩部分：ff_const_mul.v和ff_mul.v

代碼分為兩部分：ff_const_mul.v和ff_mul.v，從而實現GF乘法器，VERILOG編寫

標簽： ff_const_mul ff_mul 分代碼

上傳時間： 2016-11-13

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最基本的vhdl運算

最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘

標簽： vhdl

上傳時間： 2013-12-16

上傳用戶：zhenyushaw
地址譯碼

地址譯碼，狀態機的編寫，三態輸出，布司乘法器

標簽： 地址譯碼

上傳時間： 2014-07-31

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絕對好東西

絕對好東西，一個VHDL寫的任意寬度通用串行乘法器，以最少的資源實現乘法器功能。

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上傳時間： 2017-01-10

上傳用戶：lepoke
基4-FFT蝶形單元實現

基4-FFT蝶形單元實現，按照FPGA內部的乘法器功能編寫的

標簽： FFT

上傳時間： 2014-01-05

上傳用戶：520
基于verilog的fir濾波器設計

基于verilog的fir濾波器設計，用的并行結構。在前面基礎上加入四級流水（加法器，并行乘法器，乘法結果相加兩級），通過驗證。

標簽： verilog fir 濾波器設計

上傳時間： 2013-11-26

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