使用列表法,VHDL語言實現(xiàn)的基于多項式基的有限域乘法器,用于AES算法等對有限域乘法有要求的算法
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上傳時間: 2013-12-10
上傳用戶:愛死愛死
Multisim2001軟件的仿真電路實例261例,都是源文件哦,包括一般常見電路及乘法器電路仿真,運放電路仿真,控制電路仿真,數(shù)字電路仿真。超值
標(biāo)簽: Multisim 2001 261 軟件
上傳時間: 2014-01-04
上傳用戶:busterman
改進型FIR濾波器,改進后所用的資源比改進前節(jié)省了很多乘法器
標(biāo)簽: FIR 改進型 濾波器
上傳時間: 2016-09-07
上傳用戶:海陸空653
ALTERA上DE2平臺,verilog描述,無符號乘法器,在數(shù)碼管顯示結(jié)果。
標(biāo)簽: ALTERA DE2
上傳時間: 2013-12-13
上傳用戶:牧羊人8920
代碼分為兩部分:ff_const_mul.v和ff_mul.v,從而實現(xiàn)GF乘法器,VERILOG編寫
標(biāo)簽: ff_const_mul ff_mul 分 代碼
上傳時間: 2016-11-13
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最基本的vhdl運算,採用8bit作乘法器,將兩串8bit的值輸入之後進行相乘
標(biāo)簽: vhdl
上傳時間: 2013-12-16
上傳用戶:zhenyushaw
地址譯碼,狀態(tài)機的編寫,三態(tài)輸出,布司乘法器
標(biāo)簽: 地址 譯碼
上傳時間: 2014-07-31
上傳用戶:腳趾頭
絕對好東西,一個VHDL寫的任意寬度通用串行乘法器,以最少的資源實現(xiàn)乘法器功能。
上傳時間: 2017-01-10
上傳用戶:lepoke
基4-FFT蝶形單元實現(xiàn),按照FPGA內(nèi)部的乘法器功能編寫的
標(biāo)簽: FFT
上傳時間: 2014-01-05
上傳用戶:520
基于verilog的fir濾波器設(shè)計,用的并行結(jié)構(gòu)。在前面基礎(chǔ)上加入四級流水(加法器,并行乘法器,乘法結(jié)果相加兩級),通過驗證。
標(biāo)簽: verilog fir 濾波器設(shè)計
上傳時間: 2013-11-26
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