用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器,乘法器,除法器,多路選擇器,二進制轉BCD碼,加法器,減法器等等。
標簽: verlog FPGA CPLD 8位
上傳時間: 2013-12-29
上傳用戶:siguazgb
CPU設計,加法器,乘法器,除法器等,有原理講解等。挺不錯的資料
標簽: CPU
上傳時間: 2014-01-21
上傳用戶:shus521
高頻小信號放大器,采用1496模擬乘法器,分為調制解調模塊
標簽: 高頻小信號 放大器
上傳時間: 2016-02-17
上傳用戶:linlin
現在,常用的模擬乘法器基本上都已實現集成化。而且集成模擬乘法器是一種重要的非線性器件,廣泛應用于頻率變換、信號處理電路中,構成調制、解調或其它電路。隨著集成技術的發展和應用的日益廣泛,它已成為繼集成運算放大器后最通用的模擬集成電路之一。下面簡單介紹一下模擬乘法器
標簽:
上傳時間: 2016-02-23
上傳用戶:kbnswdifs
RS(255,239)編碼的乘法器系數計算,用VC++實現
標簽: 255
上傳時間: 2016-04-04
上傳用戶:dreamboy36
在gf(2^13)中,固定因子乘法器(基于自然基,0-128)
標簽: gf 13
上傳時間: 2016-05-24
上傳用戶:ynsnjs
msp各個模塊源碼 如定時器,COM,硬件乘法器比較器USART,ADC.
標簽: msp 模塊 定時器 源碼
上傳時間: 2016-06-16
上傳用戶:txfyddz
兩條5級的并行流水線,乘法器還有一個簡單的中斷系統(帶一個中斷管理的‘操作系統’吧),再加上一個編譯器。 主要是說明一下CPU的設計方法,還有一些簡單的模塊例如加法器,乘法器
標簽: 并行 流水線
上傳時間: 2014-01-05
上傳用戶:a673761058
常用經典典型電路,如全加器,乘法器,如何減小資源
標簽: 典型 電路
上傳時間: 2013-11-27
上傳用戶:lijinchuan
8位risc cpu的編寫,使用quartus軟件對其進行寫入,里面內置乘法器、除法器等模塊
標簽: risc cpu 8位 編寫
上傳時間: 2016-08-13
上傳用戶:cc1915
蟲蟲下載站版權所有 京ICP備2021023401號-1