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四位十進制頻率計設計 包含測頻控制器（TESTCTL），4位鎖存器(REG4B)，十進制計數器（CNT10）的原程序(vhd)，波形文件(wmf ),包裝后的元件(bsf)。頂層原理圖文件（Block1.bdf）和波形。
上傳時間： 2016-11-21
上傳用戶：lijianyu172
實驗圖1是一含計數使能、異步復位和計數值并行預置功能4位加法計數器，例1是其VHDL描述。由實驗圖1所示，圖中間是4位鎖存器；rst是異步清信號，高電平有效；clk是鎖存信號；
上傳時間： 2013-12-18
上傳用戶：cc1015285075
cpu設計實例mips。MIPSI指令集32位CPU （1）MiniCore設計實例全32位操作，32個32位通用寄存器，所有指令和地址全為32位 （2）靜態流水線（3～5級） （3）Forwarding技術 （4）片內L1 Cache，指令、數據各4KByte，硬件初始化 （5）沒有TLB，但系統控制協處理器（CP0）具有除頁面映射外的全部功能
上傳時間： 2013-12-02
上傳用戶：xiaodu1124
實現17位加法，利用一個16位超前進位加法器和一個一位全加器構成的一個有進位輸入和進位輸出的17加法器，并且16位加法器利用的使四位超前進位加法器構成。它在booth乘法器設計中經常用到。可以使初學者對模塊的調用了解更加透徹。
標簽： 加法
上傳時間： 2017-08-22
上傳用戶：kristycreasy
CD40系列CD45系列集成芯片DATASHEET數據手冊170個芯片技術手冊資料合集:4000 CMOS 3輸入雙或非門1反相器.pdf4001 CMOS 四2輸入或非門.pdf4002 CMOS 雙4輸入或非門.pdf4006 CMOS 18級靜態移位寄存器.pdf4007 CMOS 雙互補對加反相器.pdf4008 CMOS 4位二進制并行進位全加器.pdf4009 CMOS 六緩沖器-轉換器（反相）.pdf4010 CMOS 六緩沖器-轉換器（同相）.pdf40100 CMOS 32位雙向靜態移位寄存器.pdf40101 CMOS 9位奇偶發生器-校驗器.pdf40102 CMOS 8位BCD可預置同步減法計數器.pdf40103 CMOS 8位二進制可預置同步減法計數器.pdf40104 CMOS 4位三態輸出雙向通用移位寄存器.pdf40105 CMOS 先進先出寄存器.pdf40106 CMOS 六施密特觸發器.pdf40107 CMOS 2輸入雙與非緩沖-驅動器.pdf40108 CMOS 4×4多端寄存.pdf40109 CMOS 四三態輸出低到高電平移位器.pdf4011 CMOS 四2輸入與非門.pdf40110 CMOS 十進制加減計數-譯碼-鎖存-驅動.pdf40117 CMOS 10線—4線BCD優先編碼器.pdf4012 CMOS 雙4輸入與非門.pdf4013 CMOS 帶置位-復位的雙D觸發器.pdf4014 CMOS 8級同步并入串入-串出移位寄存器.pdf40147 CMOS 10線—4線BCD優先編碼器.pdf4015 CMOS 雙4位串入-并出移位寄存器.pdf4016 CMOS 四雙向開關.pdf40160 CMOS 非同步復位可預置BCD計數器.pdf40161 CMOS 非同步復位可預置二進制計數器.pdf40162 CMOS 同步復位可預置BCD計數器.pdf40163 CMOS 同步復位可預置二進制計數器.pdf4017 CMOS 十進制計數器-分頻器.pdf40174 CMOS 六D觸發器.pdf40175 CMOS 四D觸發器.pdf4018 CMOS 可預置 1分N 計數器.pdf40181 CMOS 4位算術邏輯單元.pdf40182 CMOS 超前進位發生器.pdf4019 CMOS 四與或選譯門.pdf40192 CMOS 可預制四位BCD計數器.pdf40193 CMOS 可預制四位二進制計數器.pdf40194 CMOS 4位雙向并行存取通用移位寄存器.pdf4020 CMOS 14級二進制串行計數-分頻器.pdf40208 CMOS 4×4多端寄存器.pdf4021 CMOS 異步8位并入同步串入-串出寄存器.pdf4022 CMOS 八進制計數器-分頻器.pdf4023 CMOS 三3輸入與非門.pdf4024 CMOS 7級二進制計數器.pdf4025 CMOS 三3輸入或非門.pdf40257 CMOS 四2線-1線數據選擇器-多路傳輸.pdf4026 CMOS 7段顯示十進制計數-分頻器.pdf4027 CMOS 帶置位復位雙J-K主從觸發器.pdf4028 CMOS BCD- 十進制譯碼器.pdf4029 CMOS 可預制加-減（十-二進制）計數器.pdf4030 CMOS 四異或門.pdf4031 CMOS 64級靜態移位寄存器.pdf4032 CMOS 3位正邏輯串行加法器.pdf4033 CMOS 十進制計數器-消隱7段顯示.pdf4034 CMOS 8位雙向并、串入-并出寄存器.pdf4035 CMOS 4位并入-并出移位寄存器.pdf4038 CMOS 3位串行負邏輯加法器.pdf4040 CMOS 12級二進制計數-分頻器.pdf4041 CMOS 四原碼-補碼緩沖器.pdf4042 CMOS 四時鐘控制 D 鎖存器.pdf4043 CMOS 四三態或非 R-S 鎖存器.pdf4044 CMOS 四三態與非 R-S 鎖存器.pdf4045 CMOS 21位計數器.pdf4046 CMOS PLL 鎖相環電路.pdf4047 CMOS 單穩態、無穩態多諧振蕩器.pdf4048 CMOS 8輸入端多功能可擴展三態門.pdf4049 CMOS 六反相緩沖器-轉換器.pdf4050 CMOS 六同相緩沖器-轉換器.pdf4051 CMOS 8選1雙向模擬開關.pdf4051,2,3.pdf4052 CMOS 雙4選1雙向模擬開關.pdf4053 CMOS 三2選1雙向模擬開關.pdf4054 C
上傳時間： 2021-11-09
上傳用戶：kent
delay.c 文件實現iic的精準延遲..如果有其他的精準延遲程序可以替代.miic.c 文件 實現模擬iic通信tcs34725.c 文件實現對顏色傳感器的通信 通信常用程序如下TCS34725_Init() 為顏色傳感器初始化程序 返回值 true或者false 例 if(TCS34725_Init()==true)TCS34725_GetRawData() 為采集顏色. 返回值 true或者false 例 if(TCS34725_GetRawData()==true) 顏色數據儲存在已經定義的靜態變量中.顏色讀取 為 調用u16 GetRData(void);u16 GetGData(void);u16 GetBData(void);u16 GetCData(void); 這四個函數讀取靜態變量的數值并分別返回16位的R,G,B,C值.RGBLEDOFF RGBLEDON 分別是燈光開關.顏色傳感器,采集時長設置在 tcs34725.c 文件中 的void TCS34725_Setup(void){ TCS34725_SetIntegrationTime(TCS34725_INTEGRATIONTIME_154MS); TCS34725_SetGain(TCS34725_GAIN_16X);}TCS34725_SetIntegrationTime 是設置單次采集時長TCS34725_SetGain 是設置多次采集的次數. 這兩個函數需要的參數 選擇在tcs34725.h 中. 自行組合在速度和準確間取舍.
上傳時間： 2022-06-11
上傳用戶：XuVshu
LTspice1.變壓器仿真的簡單步驟：A.為每個變壓器繞組繪制一個電感器B.采用一個互感（K）描述語句通過一條SPICE指令對其實施耦合：K1L1L21K語句的最后一項是耦合系數，其變化范圍介于0和1之間，1代表沒有漏電感。對于實際電路，建議您采用耦合系數=l作為起點。每個變壓器只需要一個K語句；LTspice為一個變壓器內部的所有電感器應用了單一耦合系數。下面所列是上述語句的等效語句：K1L1L21K2L2L31K3LlL31C.采用“移動”（F7）、“旋轉”（Ctrl+R）和“鏡像”（Ctrl+E）命令來調節電感器位置以與變壓器的極性相匹配。添加K語句可顯示所含電感器的調相點。D.LTspice采用個別組件值（在本場合中為個別電感器的電感）而非變壓器的匝數比進行變壓器的仿真。電感比與匝數比的對應關系如下：
標簽： ltspice
上傳時間： 2022-06-24
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第1章 引 言產業界人士和觀察家（甚至包括那些經過多年外層空間旅行剛剛返回這個世界的人）都已經很清楚，因特網（ I n t e r n e t）發展所達到的地位和其所產生的現象都不同于本世紀或上世紀所提出的任何一種技術。 I n t e r n e t的延伸和影響范圍、有關 I n t e r n e t 出版物、以及包括美國在線（A O L）、美國電報電話公司（ AT & T）和微軟公司等I n t e r n e t產業界的大量風險投資者，這一切都會使我們有一種紛繁迷亂的感覺。所有這些都是通過這樣或那樣的方式與 I n t e r n e t連接起來。I n t e r n e t也是Joe Sixpack和Fortune 1000這樣的網站每天都關心、考慮和使用的唯一技術。或許I n t e r n e t是世界上少有的幾個能夠以相同的平等程度來對待每一個用戶的實體組織之一。一個企業的首席執行官（ C E O）如果想給公司提供更好的網絡服務保證，他必須建立一個專用網絡。而在I n t e r n e t中，每一個人對網絡的訪問都是平等的。I n t e r n e t的發展并沒有損害到那些在過去 1 5 0年中所發展起來的其他技術。的確，電話技術是相當重要的，它可以使我們能夠在雙方不見面的情況下通過聲音與線路另一端的人通話。同樣，汽車也改變了我們的生活，汽車的出現能夠使我們在一天之內跨越更大的距離，而這個距離要比任何其他動物多出一個數量級。電燈、無線電和電視都曾經是改善我們日常生活的十分重要的技術，擴展了我們在非睡眠狀態的時間，向我們傳播各種信息，使我們享受更多的娛樂。我們已經在很大程度上解決了生存問題。大多數人的飯桌上有足夠的食品、有溫暖的住所，并且都有一個工作場所，可以每天早出晚歸地工作。我們也可以不必被動地接收各種電視節目，而可以輕松地使用遙控器選擇欣賞自己喜愛的頻道。I n t e r n e t除了有把事情變得更好的能力外，也可能會把事情搞得更糟。在好的一方面，I n t e r n e t能夠使我們在世界范圍同人們進行對等通信；使我們能夠訪問那些存儲在數以百萬計的網絡計算機上的幾乎無限的大量信息。一些功能強大的搜索引擎能夠使我們更加簡單和迅速地實現對有用、有意義的信息資源的定位。不同階段的商務活動，包括從最初的偶然興趣直到成熟的采購定單等，都可以在 I n t e r n e t上完成。甚至于許多人已經開始幻想在將來的某天，I n t e r n e t能使我們不再需要每天早起去上班了。人們可以靠在枕頭上使用一臺膝上型計算機（或許將來可能出現的任何先進的計算機）通過撥接 I n t e r n e t對所有的商務活動和某些消遣娛樂進行管理和維護。在不利的一方面，I n t e r n e t也可能使我們成為有電子怪癖的人，使我們缺乏與其他人進行直接交流的能力。人們僅有的非睡眠時間都將被耗費在計算機的熒光屏前，不停地鍵入I n t e r n e t地址（U R L）或指向其他的超級鏈接。最令人不安的是，由于“等待回應（ W F R E，waiting for reply）”而浪費的時間是不可挽回的。 W F R E現象的出現是由于I n t e r n e t上太擁塞、太慢，以至于你的瀏覽器似乎進入了一個永久“等待回應”的狀態。有時候它只是幾秒鐘的問題；另一些情況下可能是幾分鐘。你在 W F R E狀態下盯著計算機熒光屏等待所花費的時間第一部分 概 述是相當大的，這些時間的總和可能會是一個令人吃驚的數字，其數量級或許是幾個月甚至幾年。我們所討論的要點在于：1) Internet已經經歷了巨大的增長過程，并且這種增長將會繼續。2) 不論是居民用戶或者是團體用戶， I n t e r n e t都受到了同等的歡迎。對于后者， I n t e r n e t還意味著新的收入增長點。3) 一些實力很強并且有創造力的產業巨頭正在致力于 I n t e r n e t的應用，以便為其企業自身及其消費者提供有利條件。無庸置疑，不論是偶爾對 I n t e r n e t的臨時使用還是正式規范地應用I n t e r n e t，都將導致對I n t e r n e t更多的興趣和廣告宣傳。與此同時，也將伴隨著 I n t e r n e t應用和及其流量的成比例的增長。4) 目前I n t e r n e t的帶寬和容量還是缺乏的，這導致了 I n t e r n e t上不穩定的響應時間和不可預知的性能。同時產生的問題是， I n t e r n e t是否有能力支持未來的、高帶寬需求的、時延敏感的應用？或者說I n t e r n e t是否有能力支持居民對帶寬容量的適度增長的需求？我們是如何進入了這樣一個不穩定的狀態呢？這個問題有若干答案，但其中沒有一個是真正有權威性的解釋，或許還有一些是可以根本不考慮的。首先， I n t e r n e t是其自身成功的一個受害者。每一天都有新的用戶加入到 I n t e r n e t中，越來越多的人不停地使用瀏覽器通過一個We b站點搜尋他們所感興趣的下一個 We b站點。由于訪問 I n t e r n e t的價格僅是電話的市話費用附加一個適度的費率，因此并沒有一個價格上的保護手段來防止某些瀏覽者對 I n t e r n e t資源的長時間占用。另一種資源的缺乏不一定是由于網絡資源的不足引起的，而更大程度上是由于服務器的資源不足造成的。對某些服務器或服務器陣列來說，突發性的連接請求所引起的負荷和突發的頻度可能大大超過了這些服務器的處理能力。這種突發的大量的連接請求一般發生在大量的客戶試圖同時訪問同一個 We b服務器的時候。這個問題可以被認為是一個臨時性的問題，因為服務器的供應商通常會不斷地提供新型的內容服務器主機、負載平衡器、 We b緩存器等來使該問題得到緩解 。另一個問題是某些鏈路可能正好沒有足夠的帶寬來支持業務所提供的流量負荷。這個問題的部分解決方案當然是增加更多的帶寬；一些新的技術，如波分復用（ W D M）技術，似乎可以為用戶提供幾乎無限的帶寬。所有這些我們上述所討論的問題都是造成 I n t e r n e t及I n t r a n e t（I n t r a n e t是I n t e r n e t在企業范圍內的一個著名的復制品）性能極其不穩定的重要因素。在這些問題中，有很多都已經被研究清楚了；雖然其中有些諸如價格等問題是不可能在一夜之間得到解決的，但是我們至少已經知道解決方案是存在的，并且可以在不久的將來得到應用。然而，有關I n t e r n e t性能和基于I P協議進行網絡互連的最基本問題，很大程度上還在于基本 I P路由轉發處理過程和該功能的實現平臺。
標簽： ip交換技術
上傳時間： 2022-07-27
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當今高新技術不斷發展，越來越多的高精度儀器設備對輸入電源，特別是對輸入交流電源的穩壓精度要求越來越高。與此同時，隨著我國經濟的發展和用電負載的急劇增加，電壓波動和波形畸變等供電質量問題日趨突出，不能滿足高精度儀器設備的需要，因而就需要在電網和這些設備之間增加高穩壓精度、寬穩壓范圍的交流穩壓電源。基于Delta逆變技術的交流穩壓電源既能進行瞬時的交流電壓穩定補償，又能提高整流輸入端的功率因數，減少諧波對電網的污染，因而具有重要的實際意義和研究價值。 本文采取串聯補償型變換器作為主電路的拓撲結構，并從能量雙向傳輸方面對主電路進行了詳細闡述。針對Delta逆變器工作特點對交流穩壓電源的工作原理進行了分析，并提出一種正向補償采取整流加高頻斬波，負向補償采取有源箝位Buck變換器的工作模式。建立Delta逆變器與電網相互作用的等效電路模型，得出了理想補償電壓與實際補償電壓定量關系式，分析了逆變輸出濾波器的結構、位置對濾波效果的影響和電氣參數對實際補償效果的作用規律。完成了逆變器的輸出濾波器、補償變壓器的設計和PWM整流器電容參數的計算。 針對穩壓系統中Delta逆變器和PWM整流器兩個主體環節，對Delta逆變器的前饋、反饋控制特性和PWM整流器的間接、直接電流控制特性分別進行了綜合比較，并應用MATLAB軟件建立了改進前饋控制與直接電流控制的仿真模型，對Delta逆變交流穩壓速度和精度進行了系統仿真分析，給出了仿真波形，驗證了文中所述控制策略的可行性。
上傳時間： 2013-07-10
上傳用戶：1047385479
ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
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