AT89S52原理圖AT89S52是一種低功耗、高性能CMOS8位微控制器，具有8K 在系統可編程 Flash 存儲器。使用 Atmel 公司高密度非 易失性存儲器技術制造，與工業 80C51 產品指令和引腳完全兼容。片上Flash允許程序儲器在系統可編程，亦適于常規編程器。在單芯片上，擁有靈巧的 8 位 CPU 和在系統可編程Flash，使得 AT89S52為眾多嵌入式控制應用系統提供高靈活、超有效的解決方案。
標簽： 89S S52 CMOS8 AT
上傳時間： 2013-12-25
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多路點滴速度控制與顯示裝置設計論文--能自動檢測輸液液位，并將各床位液位和輸液速度信號傳送至護辦室，在護辦室對多個病房各個床位的輸液情況進行巡回檢測和顯示。當液位低于設定下限值，輸液速度過高或過低，在護辦室和相應床位處發出聲光報警，提醒護理人員及時處理，采用一種變介電常數型電容式液位傳感器。
標簽： 多路 點滴 顯示裝置 液位
上傳時間： 2015-10-25
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數字通信系統的設計及其性能和所傳輸的數字信號的統計特性有關。所謂 加擾技術，就是不增加多余度而擾亂信號，改變數字信號的統計特性，使其近 似于白噪聲統計特性的一種技術。這種技術的基礎是建立在反饋移位寄存器序 列（偽隨機序列）理論之上的。解擾是加擾的逆過程，恢復原始的數字信號。 如果數字信號具有周期性，則信號頻譜為離散的譜線，由于電路的非線 性，在多路通信系統中，這些譜線對相鄰信道的信號造成串擾。而短周期信號 經過擾碼器后，周期序列變長，譜線頻率變低，產生的非線性分量落入相鄰信 道之外，因此干擾減小。 在有些數字通信設備中，從碼元“0”和“1”的交變點提取定時信息，若 傳輸的數字信號中經常出現長的“1”或“0”游程，將影響位同步的建立和保 持。而擾碼器輸出的周期序列有足夠多的“0”、“1”交變點，能夠保證同步 定時信號的提取。
標簽： 數字通信系統 性能 傳輸 數字信號
上傳時間： 2014-01-23
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8051進行8路LED模擬分支控制 用8051的P1口作為輸入、P0口作為輸出，通過74LS244接8路LED模擬分支控制。 P1.0為低電平時，點亮一LED；P1.0為高電平、P1.1為低電平時點亮全部LED；當P1.0、P1.1都為高電平時，LED按四個一組，輪流反復點亮 P1.0、P1.1、P1.2都為高電平時，8LED逐一點亮并反復循環
標簽： 8051 LED 8路 模擬
上傳時間： 2014-02-11
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設計一個字節（8 位）比較器。 要求：比較兩個字節的大小，如a[7:0]大于 b[7:0]輸出高電平,否則輸出低電平,改寫測試 模型,使其能進行比較全面的測試 。
標簽： 字節 比較器 比較
上傳時間： 2015-11-07
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在多數情況下,集成電路芯片的管腳不會全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管腳,但實際上通常不會全部使用,這樣就會存在懸空端子。所有數字邏輯器件的無用端子必須連接到一個高電平或低電平,以防止電流漂移（具有總線保持功能的器件無需處理不用輸入管腳）。究竟上拉還是下拉由實際器件在何種方式下功耗最低確定。
標簽： 16244 ABT 管腳 端子
上傳時間： 2013-12-04
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用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器，乘法器，除法器，多路選擇器，二進制轉BCD碼，加法器，減法器等等。
標簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
上傳用戶：siguazgb
本文通過分析低軌道衛星路由的特點、目標，結合衛星網絡的拓撲結構和運行規律，分別對有無星際鏈路（ISL）的衛星通信系統，提出相應的路由策略： 最小延時路由算法、通信量和拓撲自適應的路由算法
標簽： 分 軌道衛星 路由
上傳時間： 2013-12-15
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國外的一篇關于低噪聲放大器的論文，可用于機頂盒內的調協器，歡迎下載！
標簽： 低噪聲放大器 論文
上傳時間： 2015-11-25
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RTL8019AS以太網控制器以寄存器（16K的RAM）為核心，本地和遠程控制并發的操作，RTL8019擁有控制、狀態、數據寄存器，通過他們與MCU通信。 RTL8019的接收和發送的機理 網絡芯片負責物理鏈路層的電信號與上層協議的數據之間的轉化。在分層的參考模型中，層與層之間是獨立的。以太網協議由芯片自動完成。
標簽： 8019 RTL 16K RAM
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