為去除腦電信號采集過程中存在的噪聲信號，提出了基于小波閾值去噪的腦電信號去噪。以小波閾值降噪為基礎，首先利用db4小波對腦電信號進行5尺度分解，然后采用軟、硬閾值與小波重構的算法進行去噪。通過對MIT腦電數據庫中的腦電信號進行仿真，結果表明，采用軟閾值方法有效去除了噪聲，提高了腦電信號的信噪比。
上傳時間： 2014-12-23
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HMM(Hidden Markov Model)，狀態(tài)數目N=3，觀察符號數目M=2，時間長度T=3。 (a) Probability Evaluation: 給定狀態(tài)轉換機率A、狀態(tài)符號觀察機率B、和起始機率 ，求觀察序列 出現的機率。 (b) Optimal State Sequence: 給定狀態(tài)轉換機率A、狀態(tài)符號觀察機率B、起始機率 、和觀察序列 ，求一個狀態(tài)序列 使得O出現的機率最大。 (c) Parameter Estimation: 給定狀態(tài)轉換機率A、狀態(tài)符號觀察機率B、起始機率 、和觀察序列 ，求新的A、B、 ，使得O出現的機率最大。
上傳時間： 2014-08-28
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1.對染噪doppler信號進行小波包3層分解：分解層次j=1,2時，都是信號的概貌；當j=3時，反映概貌的已幾乎不含噪聲分量，而其它噪聲分量的幅值已很小。 2.對加噪Blocks信號進行不同閾值及不同閾值的使用方式降噪。
上傳時間： 2016-08-08
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信息論的基礎講義。包括：保真度準則下的信源編碼，無失真信源編碼，有噪信道編碼。
上傳時間： 2013-12-29
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CCD常用知識總結隨著CCD的不斷發(fā)展，尤其典型的是當微光CCD向低照度方向發(fā)展時，噪聲已經成為阻礙CCD進一步發(fā)展的障礙。噪聲是CCD的一個重要參數，它是決定信噪比S/N（Singal/Noise）的重要因素，而同時信噪比又是各種數據參數中最重要的指標之一。隨著CCD器件向小型化、集成化的不斷發(fā)展，CCD光敏元數的增加勢必減小光敏元的面積，從而降低了CCD的輸出飽和信號。為擴大CCD的動態(tài)范圍，就必須降低CCD的噪聲（動態(tài)范圍與噪聲間的聯(lián)系）。CCD工作時，在輸入結構、輸出結構、信號電荷存儲和轉移過程中都會產生噪聲。噪聲疊加在信號電荷上，形成對信號的干擾，降低了信號電荷包所代表的信息復原后的精度，并且限制了信號電荷包的最小值。CCD圖像傳感器的輸出信號是空間采樣的離散模擬信號，其中夾雜著各種噪聲和干擾。CCD輸出信號處理的目的是在不損失圖像細節(jié)并保證在CCD動態(tài)范圍內，圖像信號隨目標亮度線形變化是盡可能消除這些噪聲和干擾。（選自《CCD降噪技術的研究》燕山大學工學碩士學位論文）
標簽： ccd
上傳時間： 2022-06-23
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本文針對工業(yè)測試現場中方波頻率信號的高頻噪聲污染問題，選用LabVIEW 中提供的脈寬濾波、數據采集等功能模塊組建了虛擬計數濾波器，設計并實現了一種可靠、便捷的方波頻率信號的數字濾波。工程實踐
上傳時間： 2013-04-24
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ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態(tài)機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結合的設計方法建立了循環(huán)糾錯碼基核單元的可重構模型,進行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
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對脈搏波信號進行分析之前，對信號的去噪非常重要，本論文利用Mallat算法對脈搏波信號進行多分辨分析和去噪，分別對閾值法、平移不變量法、模極大值法的降噪原理進行分析，通過大量實驗對比，比較了它們在處理脈搏波信號方面的優(yōu)缺點。通過對一段含噪脈搏波信號降噪，得到了滿意的去噪效果。
上傳時間： 2013-10-20
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特點： 精確度0.1%滿刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設計 尺寸小,穩(wěn)定性高
上傳時間： 2014-12-23
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提出了一種基于相關分析的飛機目標識別方法。該方法利用飛機圖像低頻和高頻部分合成濾波器模板，能達到很高識別率與很低的等錯率。該研究旨在提高飛機識別的準確率和降低出錯率，采用一種基于相關分析的飛機目標識別方法。該方法通過對采集的飛機圖像做去除背景、降噪、圖像增強、二值化和歸一化處理，將飛機圖像低頻和高頻部分合成濾波器模板，通過特征比對達到識別飛機的目的。利用Matlab 7.0做10種飛機的識別實驗，得出了95.47%識別率和0.04%等錯率的結論，識別率和等錯率均優(yōu)于不變矩法、三維識別方法、基于小波分析和矩不變量的方法，印證了筆者提出的基于相關分析的飛機目標識別方法的優(yōu)越性。在飛機圖像數據庫上的實驗結果表明，該方法是可行的。
上傳時間： 2013-11-03
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