海信HDP2968CH彩電電路圖海信HDP2968CH彩色電視機(jī)電路圖，海信HDP2968CH彩電圖紙，海信HDP2968CH原理圖
上傳時(shí)間： 2013-05-21
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隨著多媒體技術(shù)的發(fā)展，數(shù)字圖像處理已經(jīng)成為眾多應(yīng)用系統(tǒng)的核心和基礎(chǔ)。它的發(fā)展主要依賴于兩個(gè)性質(zhì)不同、自成體系但又緊密相關(guān)的研究領(lǐng)域：圖像處理算法及其相應(yīng)的電路實(shí)現(xiàn)。圖像處理系統(tǒng)的硬件實(shí)現(xiàn)—般有三種方式：專用的圖像處理器件集成芯片(Application Specific Integrated Circuit)、數(shù)字信號處理器(Digital Signal Process)和現(xiàn)場可編程門陣列(Field Programmable Gate Array)以及相關(guān)電路組成。它們可以實(shí)時(shí)高速完成各種圖像處理算法。圖像處理中，低層的圖像預(yù)處理的數(shù)據(jù)量很大，要求處理速度快，但運(yùn)算結(jié)果相對比較簡單。相對于其他兩種方式，基于FPGA的圖像處理方式的系統(tǒng)更適合于圖像的預(yù)處理。本文設(shè)計(jì)了—種基于FPGA的小波域圖像去噪系統(tǒng)。首先，闡述了基于小波變換的圖像去噪算法原理，重點(diǎn)討論了小波鄰域閾值(NeighShrink)去噪算法，并給出了該算法相應(yīng)的Matlab 仿真；然后，為了改進(jìn)鄰域閾值去噪算法中對每個(gè)分解子帶都采用相同鄰域和閾值的缺點(diǎn)，本文提出了基于最小二乘支持向量機(jī)(LS-SVM)分類的鄰域閾值去噪算法和以斯坦無偏估計(jì) (SURE)為準(zhǔn)則同時(shí)結(jié)合小波系數(shù)尺度間關(guān)系的鄰域閾值去噪算法。經(jīng)Matlab實(shí)驗(yàn)表明，相比于其他幾種經(jīng)典算法，本文提出的兩種改進(jìn)算法在濾除噪聲的同時(shí)能更好地保護(hù)圖像細(xì)節(jié)，并在較高噪聲情況下能獲得更高的峰值信噪比。在此基礎(chǔ)上本文將提出的改進(jìn)小波鄰域閾值去噪算法進(jìn)行了相應(yīng)的簡化，以滿足低噪聲處理要求且易于在FPGA上實(shí)現(xiàn)；最后，給出了基于 FPGA的小波鄰域閾值去噪系統(tǒng)的總體結(jié)構(gòu)和FPGA內(nèi)部各功能模塊的具體實(shí)現(xiàn)方案，包括二維離散小波變換模塊、二維離散小波逆變換模塊、SDRAM存儲(chǔ)器控制模塊、去噪計(jì)算模塊和系統(tǒng)核心控制模塊，并對各個(gè)系統(tǒng)模塊和整體進(jìn)行了仿真驗(yàn)證，結(jié)果表明本文設(shè)計(jì)的基于FPGA 的小波鄰域閾值去噪系統(tǒng)能滿足實(shí)際的圖像處理要求，具有一定的理論和實(shí)際應(yīng)用價(jià)值。關(guān)鍵詞：圖像處理系統(tǒng)，F(xiàn)PGA，圖像去噪算法，小波變換
上傳時(shí)間： 2013-05-16
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基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號轉(zhuǎn)換為高精度的模擬信號(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn)，例如極低的失配噪聲和更高的可靠性，便于實(shí)現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 本文采用∑-△結(jié)構(gòu)以FPGA方式實(shí)現(xiàn)了一個(gè)具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號下，達(dá)到了約150dB的信噪比。作為一個(gè)靈活的音頻DAC實(shí)現(xiàn)方案。該DAC可以對CD/DVD/HDCD/SACD等多種制式下的音頻信號進(jìn)行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。 由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程；并據(jù)此設(shè)計(jì)了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實(shí)現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實(shí)現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡單、運(yùn)算單元少等優(yōu)點(diǎn)；此外在同樣信號采樣率下，調(diào)制器所需的時(shí)鐘頻率大大降低。 文中的過采樣濾波模塊采用三級半帶濾波器和一個(gè)可變CIC濾波器級聯(lián)組成，可以達(dá)到最高128倍的過采樣比，同時(shí)具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計(jì)中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡化。 本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實(shí)現(xiàn)對于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號輸入時(shí)的不同精度要求。這是本文的另一創(chuàng)新之處。 目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證。測試表明，對于從32kHz到192kHz的不同輸入信號，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。
上傳時(shí)間： 2013-07-08
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layout中電源和地的處理 詳細(xì)介紹的Layout布線中電源和電源地的分割方法,對于高速布線有很大的
上傳時(shí)間： 2013-06-24
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實(shí)現(xiàn)了多個(gè)ADC測試過程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測試時(shí)間，從而降低ADC測試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測試。 本研究通過在FPGA內(nèi)部實(shí)現(xiàn)ADC測試時(shí)域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測試系統(tǒng)使用Angilent33220A任意信號發(fā)生器提供模擬激勵(lì)信號，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進(jìn)行串并轉(zhuǎn)換。然后對左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對WM8731L片內(nèi)2個(gè)被測.ADC并行地進(jìn)行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對2個(gè)相同ADC的參數(shù)評估，減小單個(gè)ADC的平均測試時(shí)間。FPGA片內(nèi)實(shí)時(shí)評估算法的實(shí)現(xiàn)節(jié)省了測試樣本傳輸至自動(dòng)測試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測ADC在同一時(shí)刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測試機(jī)的混合信號選項(xiàng)卡或測試子系統(tǒng)。
上傳時(shí)間： 2013-06-07
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生物醫(yī)學(xué)信號是源于一個(gè)生物系統(tǒng)的一類信號，像心音、腦電、生物序列和基因以及神經(jīng)活動(dòng)等，這些信號通常含有與生物系統(tǒng)生理和結(jié)構(gòu)狀態(tài)相關(guān)的信息，它們對這些系統(tǒng)狀態(tài)的研究和診斷具有很大的價(jià)值。信號拾取、采集和處理的正確與否直接影響到生物醫(yī)學(xué)研究的準(zhǔn)確性，如何有效地從強(qiáng)噪聲背景中提取有用的生物醫(yī)學(xué)信號是信號處理技術(shù)的重要問題。 設(shè)計(jì)自適應(yīng)濾波器對帶有工頻干擾的生物醫(yī)學(xué)信號進(jìn)行濾波，從而消除工頻干擾，獲得最佳的濾波效果是本研究要解決的問題。生物醫(yī)學(xué)信號具有信號弱、噪聲強(qiáng)、頻率范圍較低、隨機(jī)性強(qiáng)等特點(diǎn)。由于心電(electrocardiogram，ECG)信號的確定性、穩(wěn)定性、規(guī)則性都比其他生物信號高，便于準(zhǔn)確評估和檢測濾波效果，本研究采用ECG信號作為原始的模板信號。 本研究將新的電子芯片技術(shù)與現(xiàn)代信號處理技術(shù)相結(jié)合，從過去單一的軟件算法研究，轉(zhuǎn)向軟件與硬件結(jié)合，從而提高自適應(yīng)速度和精度，而且可以使系統(tǒng)的開發(fā)周期縮短、成本降低、容易升級和變更。 采用現(xiàn)場可編程邏輯器件(Field Programmable Gate Array，F(xiàn)PGA)作為新的ECG快速提取算法的硬件載體，加快信號處理的速度。為了將ECG快速提取算法轉(zhuǎn)換為常用的適合于FPGA芯片的定點(diǎn)數(shù)算法，研究中詳細(xì)分析了定點(diǎn)數(shù)的量化效應(yīng)對自適應(yīng)噪聲消除器的影響，以及對浮點(diǎn)數(shù)算法和定點(diǎn)數(shù)算法的復(fù)合自適應(yīng)濾波器的各種參數(shù)的選擇，如步長因子和字長選擇。研究中以定點(diǎn)數(shù)算法中的步長因子和字長選擇，作為FPGA設(shè)計(jì)的基礎(chǔ)，利用串并結(jié)合的硬件結(jié)構(gòu)實(shí)現(xiàn)自適應(yīng)濾波器，并得到了預(yù)期的效果，準(zhǔn)確提取改善后的ECG信號。 研究中，在MATLAB(Matrix Laboratry)軟件的環(huán)境下模擬，選取帶有50Hz工頻干擾的不同信噪比的ECG原始信號，在浮點(diǎn)數(shù)情況下，原始信號通過采用最小均方LMS(LeastMean Squares)算法的浮點(diǎn)數(shù)自適應(yīng)濾波器后，根據(jù)信噪比的改善和收斂速度，確定不同的最佳μ值，并在定點(diǎn)數(shù)情況下，在最佳μ值的情況下，原始信號通過采用LMs算法的定點(diǎn)數(shù)自適應(yīng)濾波器后，根據(jù)信噪比的改善效果和采用硬件的經(jīng)濟(jì)性，確定最佳的定點(diǎn)數(shù)。并了解LMS算法中步長因子、定點(diǎn)數(shù)字長值對信號信噪比、收斂速度和硬件經(jīng)濟(jì)性的影響。從而得出針對含有工頻干擾的不同信噪比的原始ECG，應(yīng)該采用什么樣的μ值和什么樣的定點(diǎn)數(shù)才能對原始ECG的改善和以后的硬件實(shí)現(xiàn)取得最佳的效果，并根據(jù)所得到的數(shù)據(jù)和結(jié)果，在FPGA上實(shí)現(xiàn)自適應(yīng)濾波器，使自適應(yīng)濾波器能對帶有工頻干擾的ECG原始信號有最佳的濾波效果。
上傳時(shí)間： 2013-04-24
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：51單片機(jī)的GSM收發(fā)短信C程序，包括了字庫轉(zhuǎn)換及IIC通信程序
標(biāo)簽： GSM 51單片機(jī) C程序 收發(fā)
上傳時(shí)間： 2013-04-24
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美信半導(dǎo)體是全球領(lǐng)先的半導(dǎo)體制造供應(yīng)商，Maxim的電能計(jì)量方案提供全面的SoC器件選擇， 是多芯片方案的高精度、高性價(jià)比替代產(chǎn)品。無與倫比的動(dòng)態(tài)范圍和獨(dú)特的32位可編程測量引擎，使 得我們的單芯片方案能夠滿足不同用戶的需求。為各種類型的表計(jì)開發(fā)提供了一條高效、便捷的途 徑，以滿足ANSI和IEC的市場要求。 ● 產(chǎn)品滿足不同國家對智能表系統(tǒng)以及低端瓦時(shí)(Wh)表、防篡改設(shè)計(jì)以及預(yù)付費(fèi)設(shè)備的要求； ● 完備的開發(fā)工具加快軟件開發(fā)、測試和原型設(shè)計(jì)，縮短研發(fā)周期和產(chǎn)品上市時(shí)間。
標(biāo)簽： 美信 半導(dǎo)體產(chǎn)品 選型指南
上傳時(shí)間： 2013-04-24
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·《通信原理》樊昌信(第五版)
標(biāo)簽： 通信原理
上傳時(shí)間： 2013-06-29
上傳用戶：lgnf
一種pdu短信編碼工具，可以將數(shù)據(jù)轉(zhuǎn)換成unlcode碼，方便gsm方面的開發(fā)
上傳時(shí)間： 2013-05-21
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