時(shí)序分析的好資料
標(biāo)簽： 時(shí)序分析
上傳時(shí)間： 2013-12-21
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信號(hào)完整性 分析 新手入門(mén)知識(shí)
標(biāo)簽： 信號(hào)完整性 分
上傳時(shí)間： 2013-10-31
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電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開(kāi)發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2015-01-01
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常用PCB基材性能分析
上傳時(shí)間： 2013-11-08
上傳用戶：epson850
PCB板常見(jiàn)按故障分析
上傳時(shí)間： 2013-10-30
上傳用戶：1234567890qqq
對(duì)高速PCB中的微帶線在多種不同情況下進(jìn)行了有損傳輸?shù)拇當(dāng)_仿真和分析, 通過(guò)有、無(wú)端接時(shí)改變線間距、線長(zhǎng)和線寬等參數(shù)的仿真波形中近端串?dāng)_和遠(yuǎn)端串?dāng)_波形的直觀變化和對(duì)比, 研究了高速PCB設(shè)計(jì)中串?dāng)_的產(chǎn)生和有效抑制, 相關(guān)結(jié)論對(duì)在高速PCB中合理利用微帶線進(jìn)行信號(hào)傳輸提供了一定的依據(jù).
標(biāo)簽： PCB 微帶線 串?dāng)_分析
上傳時(shí)間： 2015-01-02
上傳用戶：haohao
討論了高速PCB 設(shè)計(jì)中涉及的定時(shí)、反射、串?dāng)_、振鈴等信號(hào)完整性( SI)問(wèn)題,結(jié)合CA2DENCE公司提供的高速PCB設(shè)計(jì)工具Specctraquest和Sigxp,對(duì)一采樣率為125MHz的AD /DAC印制板進(jìn)行了仿真和分析,根據(jù)布線前和布線后的仿真結(jié)果設(shè)置適當(dāng)?shù)募s束條件來(lái)控制高速PCB的布局布線,從各個(gè)環(huán)節(jié)上保證高速電路的信號(hào)完整性。
上傳時(shí)間： 2013-12-26
上傳用戶：niumeng16
本練習(xí)將通過(guò) PCB 布局，布線，信號(hào)完整性仿真分析，修改原理圖添加器件等一系列的操作，使您熟悉Mentor ISD2004 系列板級(jí)仿真設(shè)計(jì)工具。
標(biāo)簽： Expedtion Mentor PCB 信號(hào)完整性
上傳時(shí)間： 2013-10-15
上傳用戶：kiklkook
設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對(duì)性變差，某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長(zhǎng)包的處理。
標(biāo)簽： FPGA FIFO 信元 設(shè)計(jì)方法
上傳時(shí)間： 2013-11-05
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印刷電路板（PCB）設(shè)計(jì)解決方案市場(chǎng)和技術(shù)領(lǐng)軍企業(yè)Mentor Graphics（Mentor Graphics）宣布推出HyperLynx® PI（電源完整性）產(chǎn)品，滿足業(yè)內(nèi)高端設(shè)計(jì)者對(duì)于高性能電子產(chǎn)品的需求。HyperLynx PI產(chǎn)品不僅提供簡(jiǎn)單易學(xué)、操作便捷，又精確的分析，讓團(tuán)隊(duì)成員能夠設(shè)計(jì)可行的電源供應(yīng)系統(tǒng)；同時(shí)縮短設(shè)計(jì)周期，減少原型生成、重復(fù)制造，也相應(yīng)降低產(chǎn)品成本。隨著當(dāng)今各種高性能/高密度/高腳數(shù)集成電路的出現(xiàn)，傳輸系統(tǒng)的設(shè)計(jì)越來(lái)越需要工程師與布局設(shè)計(jì)人員的緊密合作，以確保能夠透過(guò)眾多PCB電源與接地結(jié)構(gòu)，為IC提供純凈、充足的電力。配合先前推出的HyperLynx信號(hào)完整性（SI）分析和確認(rèn)產(chǎn)品組件，Mentor Graphics目前為用戶提供的高性能電子產(chǎn)品設(shè)計(jì)堪稱業(yè)內(nèi)最全面最具實(shí)用性的解決方案?！拔覀儞碛蟹浅８叨说挠脩?，受到高性能集成電路多重電壓等級(jí)和電源要求的驅(qū)使，需要在一個(gè)單一的PCB中設(shè)計(jì)30余套電力供應(yīng)結(jié)構(gòu)?！盡entor Graphics副總裁兼系統(tǒng)設(shè)計(jì)事業(yè)部總經(jīng)理Henry Potts表示?！吧鲜鼋Y(jié)構(gòu)的設(shè)計(jì)需要快速而準(zhǔn) 確的直流壓降(DC Power Drop)和電源雜訊(Power Noise)分析。擁有了精確的分析信息，電源與接地層結(jié)構(gòu)和解藕電容數(shù)(de-coupling capacitor number)以及位置都可以決定，得以避免過(guò)于保守的設(shè)計(jì)和高昂的產(chǎn)品成本。”
上傳時(shí)間： 2013-10-31
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