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  • 微帶天線[加]I.J.鮑爾

    微帶天線[加]I.J.鮑爾

    標(biāo)簽: I.J. 微帶天線

    上傳時(shí)間: 2013-11-17

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  • NI Multisim 12 & NI Ultiboard 12

    NI Multisim 電子電路設(shè)計(jì)和仿真軟件 NI Ultiboard PCB板設(shè)計(jì)軟件 組成電子電路設(shè)計(jì)的套件

    標(biāo)簽: Ultiboard Multisim NI 12

    上傳時(shí)間: 2014-01-04

    上傳用戶:fklinran

  • NI電路設(shè)計(jì)套件快速入門+

    NI電路設(shè)計(jì)套件快速入門

    標(biāo)簽: 電路設(shè)計(jì) 套件 快速入門

    上傳時(shí)間: 2013-11-16

    上傳用戶:gai928943

  • NI Multisim和NI Ultiboard評(píng)估軟件(專業(yè)版)

    Multisim可用于原理圖輸入、SPICE仿真、和電路設(shè)計(jì),無需SPICE專業(yè)知識(shí),即可通過仿真來減少設(shè)計(jì)流程前期的原型反復(fù)。Multisim可識(shí)別錯(cuò)誤、驗(yàn)證設(shè)計(jì),以及更快地原型。此外,Multisim原理圖可無縫轉(zhuǎn)換到NI Ultiboard中完成PCB設(shè)計(jì)。評(píng)估版軟件不能打印圖表以及導(dǎo)出最終Gerber文件。更多信息請(qǐng)?jiān)L問ni.com/multisim/zhs/。

    標(biāo)簽: Ultiboard Multisim NI 評(píng)估軟件

    上傳時(shí)間: 2013-10-29

    上傳用戶:micheal158235

  • NI Multisim 12 & NI Ultiboard 12

    NI Multisim 電子電路設(shè)計(jì)和仿真軟件 NI Ultiboard PCB板設(shè)計(jì)軟件 組成電子電路設(shè)計(jì)的套件

    標(biāo)簽: Ultiboard Multisim NI 12

    上傳時(shí)間: 2013-10-12

    上傳用戶:ruixue198909

  • NI電路設(shè)計(jì)套件快速入門+

    NI電路設(shè)計(jì)套件快速入門

    標(biāo)簽: 電路設(shè)計(jì) 套件 快速入門

    上傳時(shí)間: 2014-12-31

    上傳用戶:dongbaobao

  • PCB被動(dòng)組件的隱藏特性解析

    PCB 被動(dòng)組件的隱藏特性解析 傳統(tǒng)上,EMC一直被視為「黑色魔術(shù)(black magic)」。其實(shí),EMC是可以藉由數(shù)學(xué)公式來理解的。不過,縱使有數(shù)學(xué)分析方法可以利用,但那些數(shù)學(xué)方程式對(duì)實(shí)際的EMC電路設(shè)計(jì)而言,仍然太過復(fù)雜了。幸運(yùn)的是,在大多數(shù)的實(shí)務(wù)工作中,工程師并不需要完全理解那些復(fù)雜的數(shù)學(xué)公式和存在于EMC規(guī)范中的學(xué)理依據(jù),只要藉由簡(jiǎn)單的數(shù)學(xué)模型,就能夠明白要如何達(dá)到EMC的要求。本文藉由簡(jiǎn)單的數(shù)學(xué)公式和電磁理論,來說明在印刷電路板(PCB)上被動(dòng)組件(passivecomponent)的隱藏行為和特性,這些都是工程師想讓所設(shè)計(jì)的電子產(chǎn)品通過EMC標(biāo)準(zhǔn)時(shí),事先所必須具備的基本知識(shí)。導(dǎo)線和PCB走線導(dǎo)線(wire)、走線(trace)、固定架……等看似不起眼的組件,卻經(jīng)常成為射頻能量的最佳發(fā)射器(亦即,EMI的來源)。每一種組件都具有電感,這包含硅芯片的焊線(bond wire)、以及電阻、電容、電感的接腳。每根導(dǎo)線或走線都包含有隱藏的寄生電容和電感。這些寄生性組件會(huì)影響導(dǎo)線的阻抗大小,而且對(duì)頻率很敏感。依據(jù)LC 的值(決定自共振頻率)和PCB走線的長(zhǎng)度,在某組件和PCB走線之間,可以產(chǎn)生自共振(self-resonance),因此,形成一根有效率的輻射天線。在低頻時(shí),導(dǎo)線大致上只具有電阻的特性。但在高頻時(shí),導(dǎo)線就具有電感的特性。因?yàn)樽兂筛哳l后,會(huì)造成阻抗大小的變化,進(jìn)而改變導(dǎo)線或PCB 走線與接地之間的EMC 設(shè)計(jì),這時(shí)必需使用接地面(ground plane)和接地網(wǎng)格(ground grid)。導(dǎo)線和PCB 走線的最主要差別只在于,導(dǎo)線是圓形的,走線是長(zhǎng)方形的。導(dǎo)線或走線的阻抗包含電阻R和感抗XL = 2πfL,在高頻時(shí),此阻抗定義為Z = R + j XL j2πfL,沒有容抗Xc = 1/2πfC存在。頻率高于100 kHz以上時(shí),感抗大于電阻,此時(shí)導(dǎo)線或走線不再是低電阻的連接線,而是電感。一般而言,在音頻以上工作的導(dǎo)線或走線應(yīng)該視為電感,不能再看成電阻,而且可以是射頻天線。

    標(biāo)簽: PCB 被動(dòng)組件

    上傳時(shí)間: 2013-11-16

    上傳用戶:極客

  • pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

    PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設(shè)計(jì)之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:?jiǎn)巍㈦p層板之各層線路;多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍,不與零件腳相接。10. THERMAL PAD:多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD,一般稱為散熱孔或?qū)住?1. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn)),其原則如下:1. 一般測(cè)試點(diǎn)大小均為30-35mil,元件分布較密時(shí),測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil,一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上,避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽: layout design pcb 硬件工程師

    上傳時(shí)間: 2013-11-17

    上傳用戶:cjf0304

  • IC封裝製程簡(jiǎn)介(IC封裝制程簡(jiǎn)介)

    半導(dǎo)體的產(chǎn)品很多,應(yīng)用的場(chǎng)合非常廣泛,圖一是常見的幾種半導(dǎo)體元件外型。半導(dǎo)體元件一般是以接腳形式或外型來劃分類別,圖一中不同類別的英文縮寫名稱原文為   PDID:Plastic Dual Inline Package SOP:Small Outline Package SOJ:Small Outline J-Lead Package PLCC:Plastic Leaded Chip Carrier QFP:Quad Flat Package PGA:Pin Grid Array BGA:Ball Grid Array         雖然半導(dǎo)體元件的外型種類很多,在電路板上常用的組裝方式有二種,一種是插入電路板的銲孔或腳座,如PDIP、PGA,另一種是貼附在電路板表面的銲墊上,如SOP、SOJ、PLCC、QFP、BGA。    從半導(dǎo)體元件的外觀,只看到從包覆的膠體或陶瓷中伸出的接腳,而半導(dǎo)體元件真正的的核心,是包覆在膠體或陶瓷內(nèi)一片非常小的晶片,透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件,從上方的玻璃窗可看到內(nèi)部的晶片,圖三是以顯微鏡將內(nèi)部的晶片放大,可以看到晶片以多條銲線連接四周的接腳,這些接腳向外延伸並穿出膠體,成為晶片與外界通訊的道路。請(qǐng)注意圖三中有一條銲線從中斷裂,那是使用不當(dāng)引發(fā)過電流而燒毀,致使晶片失去功能,這也是一般晶片遭到損毀而失效的原因之一。   圖四是常見的LED,也就是發(fā)光二極體,其內(nèi)部也是一顆晶片,圖五是以顯微鏡正視LED的頂端,可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線,若以LED二支接腳的極性來做分別,晶片是貼附在負(fù)極的腳上,經(jīng)由銲線連接正極的腳。當(dāng)LED通過正向電流時(shí),晶片會(huì)發(fā)光而使LED發(fā)亮,如圖六所示。     半導(dǎo)體元件的製作分成兩段的製造程序,前一段是先製造元件的核心─晶片,稱為晶圓製造;後一段是將晶中片加以封裝成最後產(chǎn)品,稱為IC封裝製程,又可細(xì)分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟,在本章節(jié)中將簡(jiǎn)介這兩段的製造程序。

    標(biāo)簽: 封裝 IC封裝 制程

    上傳時(shí)間: 2013-11-04

    上傳用戶:372825274

  • J-LIN仿真器操作步驟

    J-LIN仿真器操作步驟,J-LIN仿真器操作步驟。

    標(biāo)簽: J-LIN 仿真器 操作

    上傳時(shí)間: 2013-10-31

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