基于ARM核的Bootloader代碼的分析與設計.rar
標簽： Bootloader ARM 代碼
上傳時間： 2017-09-14
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在化工連續生產過程中，生產系統在長期運行和生產負荷中會不可避免地發生各種故障，影響生產質量，甚至引起重大的經濟損失，而化工生產系統一般都具有過程精確、建模困難、過程變量眾多且相互間具有強耦合，并且在實際中存在各種隨機因素影響等特點。這就使得基于機理模型的診斷方法的應用極為不便。如核主元分析方法（KPCA）是一種不依賴于過程機理的建模方法，它只需通過過程數據的信息來進行統計建模，然后基于該模型實現對過程的監測。所以主元分析是一種較為成熟的多元統計監測方法。
標簽： matlab
上傳時間： 2016-05-09
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隨著我國電力系統不斷發展，高壓開關柜以其結構簡單、維護工作量小、適合于頻繁操作等特點，受到廣大用戶歡迎，并成為高壓開關向無油化發展的一大主流。近年來，隨著電力系統不斷向大容量、高電壓、小型化發展，40.5kV高壓開關柜在電力系統中也得到普遍的采用。絕緣問題是電力設備穩定、可靠運行的重要影響因素之一，并且絕緣也是高壓電器設備中的薄弱環節，高壓開關柜故障中很大一部分就是由于絕緣破壞而造成的。因此如何能夠合理的配置母線、真空斷路器及其它電器元件，得到較佳的絕緣配合和設計，達到具有高度可靠的絕緣性能，保證高壓開關柜在配電系統中安全運行，且有較小的安裝空間，是開關柜設計中一個值得研究的重要問題。 在計算機模擬電場分布的求解中，有限元方法以其剖分簡便易行、可適用于多種介質和較高的計算效率，已成為電磁場問題求解的主要方法之一。ANSYS是有限元計算方法的代表軟件，通過對模型特征參數化，使用用戶參數化設計語言(APDL)，可以進一步提高分析效率，使得整個分析過程自動、通用。 本文從實際產品設計入手，根據開關柜的結構特點，建立了三維電場數值計算模型，在滿足技術條件要求的基礎上，通過采用電場的數值仿真分析及相應實驗研究，描述了40．5kv高壓開關柜配電系統接地開關相間及接地柜中全場域電場分布情況，確定了接地開關在不同情況下的電場分布、變化情況，通過理論的計算和分析，對產品的絕緣進行了校核與驗證，進而得到合理的布置結構和達到最佳的絕緣配合，為實際產品的開發和設計提供了理論依據。
上傳時間： 2013-07-27
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心音信號是人體最重要的生理信號之一，包含心臟各個部分如心房、心室、大血管、心血管及各個瓣膜功能狀態的大量生理病理信息。心音信號分析與識別是了解心臟和血管狀態的一種不可缺少的手段。本文針對目前該研究領域中存在的分析方法問題和分類識別技術難點展開了深入的研究，內容涉及心音構成的分析、心音信號特征向量的提取、正常心音信號（NM）和房顫（AF）、主動脈回流（AR）、主動脈狹窄（AS）、二尖瓣回流（MR）4種心臟雜音信號的分類識別。本文的工作內容包括以下5個方面： a）心音信號采集與預處理。本文采用自行研制的帶有錄音機功能的聽診器實現對心音信號的采集。通過對心音信號噪聲分析，選用小波降噪作為心音信號的濾波方法。根據實驗分析，選擇Donoho閾值函數結合多級閾值的方法作為心音信號預處理方案。 b）心音信號時頻分析方法。文中采用5種時頻分析方法分別對心音信號進行了時頻譜特性分析，結果表明：不同的時頻分析方法與待分析心音信號的特性有密切關系，即需要在小的交叉項干擾與高的時頻分辨率之間作綜合的考慮。鑒于此，本文提出了一種自適應錐形核時頻（ATF）分析方法，通過實驗驗證該分布能較好地反映心音信號的時頻結構，其性能優于一般錐形核分布（CKD）以及Choi-Williams分布（CWD）、譜圖（SPEC）等固定核時頻分析方法，從而選擇自應錐形核時頻分析方法進行心音信號分析。 c）心音信號特征向量提取。根據對3M Littmann（） Stethoscopes[31]數據庫中標準心音信號的時頻分析結果，提取8組特征數據，通過Fihser降維處理方法提取出了實現分類可視化，且最易于分類的心音信號的2維特征向量，作為心音信號分類的特征向量。 d）心音信號分類方法。根據心音信號特征向量組成的散點圖，研究了支持向量機核函數、多分類支持向量機的選取方法，同時，基于分類的目的 性和可信性，本文提出以分類精度最大為判斷準則的核函數參數與松弛變量的優化方法，建立了心音信號分類的支持向量機模型，選取標準數據庫中NM、AF、AR、AS、MR每類心音信號的80組2維特征向量中每類60組數據作為支持向量機的學習樣本，對余下的每類20組數據進行測試，得到每類的分類精度（Ar）均為100％，同時對臨床上采集的與上述4種同類心臟雜音信號和正常心音信號中每類24個心動周期進行分類實測，分類精度分別為：NM、AF、MR的分類精度均為100％，而AR、AS均為95．83％，驗證了該方法的分類有效性。 e）心音信號分析與識別的軟件系統。本文以MATLAB語言的可視化功能實現了心音信號分析與識別的軟件運行平臺構建，可完成對心音信號的讀取、預處理，繪制時-頻、能量特性的三維圖及兩維等高線圖；同時，利用MATLAB與EXCEL的動態鏈接，實現對心音信號分析數據的存儲以及統計功能；最后，通過對心音信號2維特征向量的分析，實現心音信號的自動識別功能。 本文的研究特色主要體現在心音信號特征向量提取的方法以及多分類支持向量機模型的建立兩方面。 綜上所述，本文從理論與實踐兩方面對心音信號進行了深入的研究，主要是采用自適應錐形核時頻分析方法提取心音信號特征向量，根據心音信號特征向量組成的散點圖，建立心音信號分類的支持向量機模型，并對正常心音信號和4種心臟雜音信號進行了分類研究，取得了較為滿意的分類結果，但由于用于分類的心臟雜音信號種類及數據量尚不足，因此，今后的工作重點是采集更多種類的心臟雜音信號，進一步提高心音信號分類精度，使本文研究成果能最終應用于臨床心臟量化聽診。 關鍵詞：心音信號，小波降噪，非平穩信號，心臟雜音，信號處理，時頻分析，自適應，支持向量機
上傳時間： 2013-04-24
上傳用戶：weixiao99
本課題是在課題組已實現的高速串行通信平臺的基礎上，進一步引伸，設計開源的PCI軟核通信模塊替代Xilinx公司提供的LogiCORE PCI核，力求在從模式下，做到占用資源更少，傳輸速度更快，也為以后實現更完整的功能提供平臺。 本文以此為背景，基于FPGA平臺，搭建以開源的PCI軟核為核心的串行通信接口平臺，使其成為PCI總線與用戶邏輯之間的橋梁，使用戶邏輯避開與復雜的PCI總線協議。本課題采用Spartan-II FPGA芯片XC2S200-6FG456C系統開發板作為串行通信接口的硬件實驗平臺，實現了支持配置讀/寫交易、單數據段讀/寫、突發模式讀/寫、命令/地址譯碼功能和數據傳送錯誤檢測與處理功能的PCI軟核。 本文主要闡述了以PCI軟核為核心的串行通信平臺的實現，首先介紹了PCI軟核的編程語言、軟件工具和硬件實驗平臺Spartan-II FPGA芯片XC2S200-6FG456C系統開發板。然后，介紹了PCI總線命令、PCI軟核所支持的功能、PCI軟核兩側信號的定義、PCI軟核配置模塊以及探討了PCI軟核的狀態機接收、發送數據等過程，分析了PCI軟核的數據收發功能仿真，主要包括配置讀/寫交易、單數據段模式讀/寫和突發模式讀/寫的仿真圖形，并闡述了管腳約束的操作流程。最后介紹PCI軟核模塊的WDM驅動，內容包括驅動程序簡介、驅動程序的開發、中斷處理、驅動程序與應用程序之間的通信以及應用程序操作。最后，對PCI軟核的各種性能進行了比較分析。整個模塊設計緊湊，完成在實驗平臺上的數據發送。 設計選用硬件描述語言VerilogHDL，在開發工具Xilinx ISE7.1中完成整個系統的設計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為PCI軟核編寫WinXP下的驅動程序，用VC++6.0編寫相應的測試應用程序。之后，將FPGA設計下載到Spanan-II FPGA芯片XC2S200-6FG456C系統開發板中運行。 文章最后指出工作中的不足之處和需要進一步完善的地方。
上傳時間： 2013-04-24
上傳用戶：sc965382896
隨著計算機及其外圍設備的發展，傳統的并行接口和串行接口在靈活性和接口擴展等方面存在的缺陷愈來愈不可回避，并逐漸成為計算機通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價格便宜、使用方便、靈活性高、支持熱插拔、接口標準化和易于擴展等優點，目前已經成為計算機外設接口的主流技術，在計算機外圍設備和消費類電子領域正獲得越來越多的應用。 @@ 本文基于USB2．0協議規范，設計了一款支持高速和全速傳輸的USB2．0設備控制器IP核。文中著重介紹了這款設備控制器IP核的設計和FPGA驗證工作，詳細研究并分析了USB2．0規范，根據規范提出了一種USB2．0設備控制器整體構架方案，描述了各個功能子模塊硬件電路的功能及實現。從可重用的角度出發，對設備控制器模塊進行優化設計，增加多個靈活的配置選項，根據不同的應用對硬件進行配置，使其在滿足要求的情況下去除冗余電路，以減少占用面積和功耗，從而使其靈活地應用于各種USB系統。本文還研究了IP核的驗證方法，并對所設計的USB2．0設備控制器建立了功能完備的ModelSim仿真驗證環境，搭建了FPGA硬件驗證平臺，設計了具有AHB接口的設備控制器和帶有8051的設備控制器，并分別在FPGA平臺上進行了功能驗證。 @@ 本文所設計的USB2．0設備控制器IP核可配置性高，使用者可以自由配置所需端點的個數以及每個端點類型等，可以集成于多種USB系統中，適于各類USB設備的開發。本課題所取得的成果為USB2．0設備類的研究和開發積累了經驗，并為后來實驗室某項目測試芯片的USB數據采集提供了參考方案，也為未來USB3．0接口IP核的開發和應用奠定了基礎。 @@關鍵詞USB2．0控制器；IP核；FPGA；驗證
上傳時間： 2013-06-30
上傳用戶：nanfeicui
并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經嚴重阻礙了系統性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數據傳輸，內置數據/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領域廣泛應用，但國內尚無獨立研發的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協議進行了詳細的分析，建立了SATA IP CORE的層次結構，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現該IPCORE所選擇的開發工具、開發語言和所選用的芯片；在此基礎上著重闡述協議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現了1.5Gbps的串行傳輸鏈路；設計滿足協議需求、適合FPGA設計的并行結構，實現了多狀態機的協同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統不同部分復雜度的不同，設計采用部分流水線結構；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調試與測試，使得調試工作方便快捷、測試數據準確；嚴格按照SATA1.0a協議實現了SATA設備端IP CORE的設計。 最終測試數據表明，本論文設計的基于FPGA的SATA IP CORE滿足協議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優點，在固態電子硬盤SSD(Solid-State Disk)開發中應用本設計，將使開發變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
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對弓網故障的檢測是當今列車檢測的一項重要任務。原始故障視頻圖像具有極大的數據量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數據量相當大，需要采用先進的視頻編解碼協議進行處理，進而實現檢測現場的實時監控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網絡親和性，而被廣泛研究與應用。H．264/AVC采用了先進的算法，主要有整數變換、1/4像素精度插值、多模式幀間預測、抗塊效應濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風 II開發板作為硬件平臺，在開發工具QUARTUSII 6．0和MODELSIM_SE 6．1B環境中完成軟核的設計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現視頻圖像采集、存儲、顯示以及實現H．264/AVC部分算法的基本系統。 @@ FPGA以其設計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統設計的首選，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統的設計方法，加速了系統的設計進程。 @@ 本文首先分析了FPGA的特點、設計流程、verilog語言等，然后對靜態圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結果進行分析。接著以紅色颶風II開發板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉換、I2C總線、視頻的數字化ITU-R BT．601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；最后運用verilog語言實現H．264/AVC部分算法，并進行功能仿真，得到預計的效果。 @@ 本文實現了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現了部分算法，對視頻編解碼芯片的設計具有一定的參考價值。 @@關鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
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當前，片上系統(SOC)已成為系統實現的主流技術。流片風險與費用增加、上市時間壓力加大、產品功能愈加復雜等因素使得SOC產業逐漸劃分為IP提供者、SOC設計服務者和芯片集成者三個層次。SOC設計已走向基于IP集成的平臺設計階段，經過嚴格驗證質量可靠的IP核成為SOC產業中的重要一環。 GPIB控制器芯片是組建自動測試系統的核心，在測試領域應用廣泛。本人通過查閱大量的技術資料，分析了集成電路在國內外發展的最新動態，提出了基于FPGA的自主知識產權的GPIB控制器IP核的設計和實現。 本文首先討論了基于FPGA的GPIB控制器的背景意義，接著對FPGA開發所具備的基本知識作了簡要介紹。文中對GPIB總線進行了簡單的描述，根據芯片設計的主要思想，重點在于論述怎樣用FPGA來實現IEEE-488.2協議，并詳細闡述了GPIB控制器的十種接口功能及其狀態機的IP核實現。同時，對數據通路也進行了較為細致的說明。在設計的時候采用基于模塊化設計思想，用VerilogHDL語言完成各模塊功能描述，通過Synplifv軟件的綜合，用Modelsim對設計進行了前、后仿真。最后利用生成的模塊符號采取類似畫電路圖的方法完成整個系統芯片的lP軟核設計，并用EDA工具下載到了FPGA上。 為了更好地驗證設計思想，借助EDA工具對GPIB控制器的工作狀態進行了軟件仿真，給出仿真結果，仿真波形驗證了GPIB控制器的工作符合預想。最后，本文對基于FPGA的GPIB控制器的IP核設計過程進行了總結，展望了當前GPIB控制器設計的發展趨勢，指出了開展進一步研究需要做的工作。
上傳時間： 2013-06-12
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離散余弦變換(DCT)及其反變換(IDCT)在圖像編解碼方面應用十分廣泛，至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等國際標準所采用。由于其計算量較大，軟件實現往往難以滿足實時處理的要求，因而在很多實際應用中需要采用硬件設計的DCT/IDCT處理電路來滿足我們對處理速度的要求。本文所研究的內容就是針對圖像處理應用的8×8二維DCT/IDCT處理核的硬件實現。 本文首先介紹了DCT和IDCT在圖像處理中的作用和原理，詳細說明了DCT變換實現圖像壓縮的過程，并與其它變換比較說明了用DCT變換實現圖像壓縮的優勢。接著，分析研究了DCT的各種快速算法，總結了前人對DCT快速算法及其實現所做的研究。本文給出了兩種性能、資源上有一定差異的二維DCT/IDCT的FPGA設計方案。兩種方案均利用DCT的行列分離特性，采用流水線設計技術，將二維DCT/IDCT實現轉化為兩個一維DCT/IDCT實現。在一維DCT/IDCT設計中，根據圖像處理的特點對Loeffler算法的數據流進行了優化，通過合理安排時鐘周期數和簡化各周期內的操作，大大縮短了關鍵路徑的執行時間，從而提高了流水線的執行速度。最后，對所設計的DCT/IDCT處理核進行了綜合和時序仿真。 結果表明，當使用Altera公司的MERCURY系列FPGA器件時，本文設計的方案一能夠在116M時鐘頻率下正確完成8×8的二維DCT或IDCT的邏輯運算，消耗2827個邏輯單元；方案二能夠在74M時鐘頻率下正常工作，消耗1629個邏輯單元。
上傳時間： 2013-07-14
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