觸發器實現的，8位全加器的VHDL語言實現，適用于altera系列的FPGA
標簽： 觸發器
上傳時間： 2013-12-15
上傳用戶：caiiicc
自編自寫的ＶＨＤＬ代碼，用于實現全加器功能，可能有誤
標簽： 代碼
上傳時間： 2016-03-06
上傳用戶：cxl274287265
本程序完成帶進位輸入輸出的四位二進制加法運算，編程思想采用真值表轉換成布爾方程式，利用循環語句將一位全加器編為四位加法器。
標簽： 程序 二進制 加法 進位
上傳時間： 2014-01-16
上傳用戶：日光微瀾
該程序是用quartus II作為開發工具，用verilog語言編寫，實現全加器功能的實例。對初學者很有意義
標簽： quartus 程序 開發工具
上傳時間： 2016-07-12
常用經典典型電路，如全加器，乘法器，如何減小資源
標簽： 典型 電路
上傳時間： 2013-11-27
上傳用戶：lijinchuan
用VHDL寫的源代碼程序，包涵三人表決器，七人表決器，全加器以及模24，模60的計數器，都是單文件的，由于程序小又多，所以集中在一起，供新學習VHDL語言的朋友們參考。
標簽： VHDL 源代碼 程序
上傳時間： 2016-10-28
上傳用戶：SimonQQ
各種計數器，編碼器，全加器等元件的VHDL語言描述
標簽： 計數器
上傳時間： 2013-12-05
上傳用戶：csgcd001
這是我在ISP編程實驗中獨立編寫的采用結構化描述的一個七人表決器，通過獨特的3次映射一位全加器的方法從而實現七人表決器的功能，與網絡上任何其他的七人表決器源碼決無雷同。
標簽： ISP 編程實驗 獨立 編寫
上傳時間： 2017-01-19
上傳用戶：huyiming139
完成一個加速器設計，全加器，具 8位計數器
標簽： 加速器
上傳時間： 2017-01-25
上傳用戶：daoxiang126
實現17位加法，利用一個16位超前進位加法器和一個一位全加器構成的一個有進位輸入和進位輸出的17加法器，并且16位加法器利用的使四位超前進位加法器構成。它在booth乘法器設計中經常用到?？梢允钩鯇W者對模塊的調用了解更加透徹。
標簽： 加法
上傳時間： 2017-08-22
上傳用戶：kristycreasy
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