欧美日韩亚洲综合在线,亚洲国产一区二区精品视频,欧美成人在线直播

全加器

基于FPGA的Viterbi譯碼器設(shè)計與實現(xiàn).rar

卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實意義。本文設(shè)計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設(shè)計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進(jìn)行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺上進(jìn)一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時間： 2013-06-24

上傳用戶：myworkpost
全并行Viterbi譯碼器的FPGA實現(xiàn)

　　本文對于全并行Viterbi譯碼器的設(shè)計及其FPGA實現(xiàn)方案進(jìn)行了研究，并最終將用FPGA實現(xiàn)的譯碼器嵌入到某數(shù)字通信系統(tǒng)之中。　　首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進(jìn)行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現(xiàn)的一些經(jīng)典算法，對這些算法的硬件結(jié)構(gòu)設(shè)計進(jìn)行優(yōu)化并利用FPGA實現(xiàn)，而后在QuartusⅡ平臺上對各模塊的實現(xiàn)進(jìn)行仿真以及在Matlab平臺上對結(jié)果進(jìn)行驗證。最后給出Viterbi譯碼模塊應(yīng)用在實際系統(tǒng)上的誤碼率測試性能結(jié)果。　　測試結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了工程標(biāo)準(zhǔn)的要求，從而驗證了譯碼器設(shè)計的可靠性，同時所設(shè)計的基于FPGA實現(xiàn)的全并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膽?yīng)用場合。

標(biāo)簽： Viterbi FPGA 并行譯碼器

上傳時間： 2013-07-30

上傳用戶：13913148949
采用帶有收發(fā)器的全系列40-nm FPGA和ASIC實現(xiàn)創(chuàng)新設(shè)計

本文介紹帶有收發(fā)器的全系列40-nmFPGA和ASIC，發(fā)揮前沿技術(shù)優(yōu)勢，在前一代創(chuàng)新基礎(chǔ)上，解決下一代系統(tǒng)難題。

標(biāo)簽： FPGA ASIC 40 nm

上傳時間： 2013-07-26

上傳用戶：84425894
高速Viterbi譯碼器的FPGA實現(xiàn)

本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時間： 2013-04-24

上傳用戶：181992417
QPSK中頻全數(shù)字解調(diào)器的設(shè)計與FPGA實現(xiàn)

隨著數(shù)字信號處理技術(shù)和大規(guī)模集成電路的飛速發(fā)展以及軟件無線電技術(shù)的廣泛應(yīng)用，中頻全數(shù)字解調(diào)技術(shù)得到了進(jìn)一步的發(fā)展，在無線通信中得到了廣泛應(yīng)用。論文簡要介紹了QPSK數(shù)字調(diào)制的基本原理，對QPSK中頻全數(shù)字解調(diào)器的...

標(biāo)簽： QPSK FPGA 中頻全數(shù)字

上傳時間： 2013-05-30

上傳用戶：as275944189
(PIC全系列單片機(jī)編程器制作)USB / Serial Port PIC Programmer

·現(xiàn)在國內(nèi)網(wǎng)站上流行的USB及RS232接口的PIC全系列編程器.

標(biāo)簽： nbsp Programmer PIC Serial

上傳時間： 2013-06-22

上傳用戶：thh29
基于DSP的移相全橋變換器的研究

· 摘要：研究了以全橋變換器作為主電路拓?fù)洹⒁訲MS320LF240x系列DSP作主控芯片、以移相控制方式作為控制方案的移相全橋軟開關(guān)DC-DC變換器.由DSP發(fā)出移相控制信號并經(jīng)芯片IR2110驅(qū)動放大,在移相驅(qū)動信號的控制下可以實現(xiàn)全橋變換器主功率開關(guān)的ZVS.進(jìn)行了系統(tǒng)軟件和硬件的設(shè)計,并安裝了實驗樣機(jī),實驗結(jié)果表明設(shè)計方案正確,軟開關(guān)效果良好.

標(biāo)簽： DSP 移相全橋變換器

上傳時間： 2013-07-25

上傳用戶：mikesering
全雙工無線互動MP3播放器

2005年上海市高校學(xué)生嵌入式系統(tǒng)創(chuàng)新設(shè)計競賽獲獎作品，論文摘要：該系統(tǒng)是基于ETOMS公司的USBICE開發(fā)平臺設(shè)計而成的全雙工無線互動MP3播放器，并兼有曲目名語音提示功能，由兩個MCU完成對整個系統(tǒng)的全局控制。通過ET44M210開發(fā)板的USB應(yīng)用接口設(shè)計U盤，將MP3文件從PC下載到MP3播放器（發(fā)送子系統(tǒng)）的FLASH，接收子系統(tǒng)）通過MCU的SPI接口并結(jié)合利用VLSISolution公司的VS1001KMP3解碼芯片和中科大訊飛的XF S3231B CN語音合成板卡分別完成對MP3數(shù)據(jù)流的解碼以及對MP3文件標(biāo)題信息的語音合成兩項主要功能。利用2.4GHzRFW102無線收發(fā)模塊以支持所有相關(guān)數(shù)據(jù)的發(fā)送和接收，此外在接收端設(shè)計了多個功能按鍵以實現(xiàn)鍵盤可控的全雙工無線互動。

標(biāo)簽： MP3 全雙工無線播放器

上傳時間： 2013-06-29

上傳用戶：cc1015285075
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述

數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n

標(biāo)簽： VHDL 寄存器數(shù)控振蕩器加法器

上傳時間： 2013-09-04

上傳用戶：a471778
全橋變換器中磁通不平衡的抑制_高春軒

全橋變換器中磁通不平衡的抑制。

標(biāo)簽： 全橋變換器不平衡磁通

上傳時間： 2013-10-22

上傳用戶：nunnzhy

<code id="siu2q"></code>