基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過程和設(shè)計(jì)思想
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-08-13
上傳用戶：fqscfqj
某外國大牛寫的關(guān)于FPGA開發(fā)經(jīng)驗(yàn)的書，很不錯(cuò)，推薦
標(biāo)簽： FPGA 經(jīng)驗(yàn)
上傳時(shí)間： 2013-08-14
上傳用戶：253189838
FPGA設(shè)計(jì)全流程十分鐘學(xué)會(huì)Xilinx FPGA 設(shè)計(jì)
標(biāo)簽： FPGA Xilinx 流程 十分
上傳用戶：klin3139
大唐公司的內(nèi)部學(xué)習(xí)教程，很好的介紹了可編程器件的學(xué)習(xí)經(jīng)驗(yàn)
標(biāo)簽： FPGA 大唐 教程
上傳時(shí)間： 2013-08-15
上傳用戶：chfanjiang
中國知名通信公司大唐電信FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享。
標(biāo)簽： FPGACPLD 大唐電信 數(shù)字 電路設(shè)計(jì)
上傳用戶：541657925
介紹了FPGA設(shè)計(jì)全流程：Modelsim>>Synplify.Pro>>ISE
標(biāo)簽： Modelsim Synplify FPGA ISE
上傳用戶：稀世之寶039
大唐電信的FPGA設(shè)計(jì)經(jīng)驗(yàn)，內(nèi)部資料，詳細(xì)完整，很有參考價(jià)值
標(biāo)簽： FPGA 大唐電信 設(shè)計(jì)經(jīng)驗(yàn)
上傳時(shí)間： 2013-08-16
上傳用戶：123啊
一種基于FPGA 實(shí)現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計(jì)方法，采用全并行加流水結(jié)構(gòu), 可在一個(gè)時(shí)鐘節(jié)拍內(nèi)完成32 點(diǎn)FFT 運(yùn)算的功能, 設(shè)計(jì)最高運(yùn)算速度可達(dá)11ns
標(biāo)簽： FPGA FFT 并行 設(shè)計(jì)方法
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FPGA/CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享。大唐公司的！
標(biāo)簽： FPGA CPLD 數(shù)字 大唐
上傳時(shí)間： 2013-08-17
上傳用戶：wangchong
FPGA設(shè)計(jì)全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫\\r\\n第二章 調(diào)用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內(nèi)核\\r\\n第四章 綜合后的項(xiàng)目執(zhí)行\(zhòng)\r\\n第五章 不同類型結(jié)構(gòu)的仿真
標(biāo)簽： FPGA 流程
上傳時(shí)間： 2013-08-20
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