隨著集成電路的設計規(guī)模越來越大,F(xiàn)PGA為了滿足這種設計需求,其規(guī)模也越做越大,傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實際設計需求。首先是硬件設計上的很難控制,其次就是計算機軟件面臨很大挑戰(zhàn),所有復雜問題全部集中到布局布線(P&R)這一步,而實際軟件處理過程中,P&R所占的時間比例是相當大的。為了緩解這種軟件和硬件的設計壓力,多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個邏輯單元(相對于傳統(tǒng)的單一邏輯單元),并且內(nèi)部的邏輯單元之間共享連線資源,這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時,F(xiàn)PGA的EDA設計流程也多了一步,那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟,該步驟既可以認為是工藝映射的后處理,也可認為是布局和布線模塊的預處理,這一步不僅需要考慮打包,還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁,該步驟對FPGA的性能影響是相當大的。 本文通過研究和分析影響芯片步通率的各種因素,提出新的FPGA裝箱算法,可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù),從而達到減少布線所需的通道數(shù)。該算法和以前的算法相比較,無論從面積,還是通道數(shù)方面都有一定的改進。算法的時間復雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內(nèi)部連線資源做了分析,如何設計可配置邏輯單元內(nèi)部的連線資源來達到即減少面積又保證芯片的步通率,同時還可以提高運行速度。 另外,本文還提出將電路分解成為多塊,分別下載到各個芯片的解決方案。以解決FPGA由于容量限制,而無法實現(xiàn)某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數(shù),采用較好的目標函數(shù)來達到較優(yōu)結(jié)果。
標簽:
FPGA
劃分算法
上傳時間:
2013-04-24
上傳用戶:zhaoq123