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用VHDL編寫的一個出租車計費器，起步6元計2公里，此后每半公里計0.8元，停車等待每2.5分計0.8元。通過仿真，但未下載到CPLD測試
標簽： VHDL 編寫 出租車計費器
上傳時間： 2013-12-24
上傳用戶：caixiaoxu26
介紹了基于FPGA的多功能計程車計價器的電路設計。該設計采用了可編程邏輯器件FPGA的ASIC設計，并基于超高速硬件描述語言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上編程實現了整個系統的控制部分，整個自動控制系統由四個模塊構成：秒分頻模塊、控制模塊、計量模塊和譯碼顯示模塊。該設計不僅僅實現了顯示計程車計費的功能，其多功能表現在它可以通過選擇鍵選擇顯示計程車累計走的總路程和乘客乘載的時間。計時、計程、計費準確可靠，應用于實際當中有較好的實用價值和較高的可行性
標簽： FPGA ASIC 多功能 可編程邏輯器件
上傳時間： 2015-10-24
上傳用戶：偷心的海盜
《出租車計費器》絕對好用的EDA程序！已經通過測試！VHDL語言編寫
標簽： VHDL EDA 出租車計費器 程序
上傳時間： 2015-10-25
上傳用戶：hj_18
verilog HDL編寫的出租車計費系統
標簽： verilog HDL 編寫 出租車計費系統
上傳時間： 2015-11-20
上傳用戶：nanshan
出租車模型論文為國內數學建模的試題論文.該論文獲國家一等獎.
標簽： 論文 出租車 模型 數學建模
上傳時間： 2013-12-23
上傳用戶：qb1993225
這是驅動出租車開票打印機的程序，特殊之處是在留有足夠余量的情況下，提高了打印密度讓一行打印更多的字符
標簽： 驅動 出租車 打印機 程序
上傳時間： 2015-12-08
上傳用戶：cmc_68289287
摘 要：以上海地區的出租車計費器為例，利用Verilog HDL語言設計了出租車計費器，使其具有時間 顯示、計費以及模擬出租車啟動、停止、復位等功能，并設置了動態掃描電路顯示車費和對應時間，顯示 了硬件描述語言Verilog—HDL設計數字邏輯電路的優越性。源程序經MAX+PLUS Ⅱ軟件調試、優 化，下載到EPF1OK10TC144—3芯片中，可應用于實際的出租車收費系統。 關鍵詞：Verilog HDL；電子自動化設計；硬件描述語言；MAX+PLUSⅡ
標簽： 海 出租車計費器
上傳時間： 2014-12-06
上傳用戶：bakdesec
本電路設計的計價器不但能實現基本的計價，而且還能根據白天、黑夜、中途等待來調節單價，同時在不計價的時候還能作為時鐘為司機同志提供方便。
標簽： 電路設計 計價器 計價
上傳時間： 2014-01-14
上傳用戶：liglechongchong
出租車管理企業，適合管理出租車的代理公司。海宏軟件。
標簽： 出租車
上傳時間： 2014-01-08
上傳用戶：小草123
基于vhdl語言的出租車計費源代碼及仿真
標簽： vhdl 語言 出租車 仿真
上傳時間： 2013-12-22
上傳用戶：ggwz258
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