VHDL語(yǔ)言的高頻時(shí)鐘分頻模塊。一種新的分頻器實(shí)現(xiàn)方法。
標(biāo)簽： VHDL 語(yǔ)言 分頻 模塊
上傳時(shí)間： 2013-08-10
上傳用戶：zxh122
工程中使用的一段資源管理vhdl程序,有簡(jiǎn)單的分頻代碼等，希望能給你幫助
標(biāo)簽： vhdl 工程 分頻 代碼
上傳用戶：sxdtlqqjl
通過(guò)VHDL語(yǔ)言進(jìn)行數(shù)字信號(hào)處理的FIR操作，可以很好的實(shí)現(xiàn)濾波功能，有很好的作用，
標(biāo)簽： VHDL FIR 語(yǔ)言 數(shù)字信號(hào)處理
上傳時(shí)間： 2013-08-11
上傳用戶：gundan
基于FPGA的分頻器,可以根據(jù)更改參數(shù),實(shí)現(xiàn)不同倍數(shù)的分頻.
標(biāo)簽： FPGA 分頻器
上傳時(shí)間： 2013-08-15
上傳用戶：llwap
fredivn.vhd 偶數(shù)分頻\r\nfredivn1.vhd 奇數(shù)分頻\r\nfrediv16.vhd 16分頻\r\nPULSE.vhd 數(shù)控分頻器
標(biāo)簽： FPGA 分頻器 源代碼
上傳用戶：lizhen9880
可以顯示時(shí)、分、秒，可以設(shè)置時(shí)間，精度要求0.001s ，允許電壓： 3.3V\r\n
標(biāo)簽： FPGA 分 源代碼
上傳用戶：xhz1993
主要介紹了ＦＰＧＡ設(shè)計(jì)的基本原則、基本設(shè)計(jì)思想、基本操作技巧、常用模塊。
標(biāo)簽： 設(shè)計(jì)思想 基本操作 模塊
上傳時(shí)間： 2013-08-17
上傳用戶：lanwei
5分鐘學(xué)會(huì)使用CPLD,經(jīng)典資料，有想學(xué)習(xí)CPLD的朋友有福了
標(biāo)簽： CPLD 分
上傳時(shí)間： 2013-08-22
上傳用戶：xmsmh
基于 MAXII 的CPLD 對(duì)mobil dram 的讀寫(xiě)操作，內(nèi)帶源碼和測(cè)試激勵(lì)文件
標(biāo)簽： MAXII mobil CPLD dram
上傳用戶：luopoguixiong
基于MAXII CPLD的對(duì)1602字符型液晶進(jìn)行讀寫(xiě)操作，其中使用了一個(gè)CFI的IP核
標(biāo)簽： MAXII CPLD 1602 字符型液晶
上傳時(shí)間： 2013-08-23
上傳用戶：yeling1919
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