相 關(guān) 資 源

• FPGA設(shè)計(jì)分頻器的多個(gè)源代碼實(shí)例免費(fèi)下載

  資源簡(jiǎn)介：fredivn.vhd 偶數(shù)分頻\r\nfredivn1.vhd 奇數(shù)分頻\r\nfrediv16.vhd 16分頻\r\nPULSE.vhd 數(shù)控分頻器

  標(biāo)簽： FPGA 分頻器 源代碼

  上傳時(shí)間： 2013-08-15

  上傳用戶：lizhen9880

• 基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA

  標(biāo)簽： CPLD-FPGA 整數(shù) 分頻器

  上傳時(shí)間： 2013-09-03

  上傳用戶：pioneer_lvbo

• 用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

  標(biāo)簽： VerilogHDL FPGA 分頻器

  上傳時(shí)間： 2013-10-28

  上傳用戶：xiaoxiang

• 用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

  標(biāo)簽： VerilogHDL FPGA 分頻器

  上傳時(shí)間： 2015-01-02

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• 基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA

  標(biāo)簽： CPLD-FPGA 整數(shù) 分頻器

  上傳時(shí)間： 2015-04-09

  上傳用戶：凌云御清風(fēng)

• 第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 7.1 半整數(shù)分頻器的設(shè)計(jì) 7.2 音樂(lè)發(fā)生器 7.3 2FSK/2PSK信號(hào)產(chǎn)生器 7.4 實(shí)用多功能電子表 7.5 交通燈控制器 7.6 數(shù)字頻率計(jì)免費(fèi)下載

  資源簡(jiǎn)介：第7章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 7.1 半整數(shù)分頻器的設(shè)計(jì) 7.2 音樂(lè)發(fā)生器 7.3 2FSK/2PSK信號(hào)產(chǎn)生器 7.4 實(shí)用多功能電子表 7.5 交通燈控制器 7.6 數(shù)字頻率計(jì)

  標(biāo)簽： 7.1 7.2 7.3 FSK

  上傳時(shí)間： 2015-06-23

  上傳用戶：tianyi223

• 一個(gè)基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)的文檔資料免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)的文檔資料

  標(biāo)簽： CPLD FPGA 整數(shù) 分頻器

  上傳時(shí)間： 2016-07-13

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• 利用計(jì)數(shù)器和分頻器設(shè)計(jì)一個(gè)實(shí)時(shí)的時(shí)鐘。一共需要1個(gè)模24計(jì)數(shù)器、2個(gè)模6計(jì)數(shù)器、2個(gè)模10計(jì)數(shù)器、一個(gè)生成1Hz的分頻器和6個(gè)數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時(shí)（0~23）免費(fèi)下載

  資源簡(jiǎn)介：利用計(jì)數(shù)器和分頻器設(shè)計(jì)一個(gè)實(shí)時(shí)的時(shí)鐘。一共需要1個(gè)模24計(jì)數(shù)器、2個(gè)模6計(jì)數(shù)器、2個(gè)模10計(jì)數(shù)器、一個(gè)生成1Hz的分頻器和6個(gè)數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時(shí)（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。

  標(biāo)簽： HEX 計(jì)數(shù)器 模 1Hz

  上傳時(shí)間： 2014-12-20

  上傳用戶：dbs012280

• 基于FPGA的分頻器的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：該文檔為基于FPGA的分頻器的設(shè)計(jì)與實(shí)現(xiàn)簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………

  標(biāo)簽： FPGA

  上傳時(shí)間： 2021-11-15

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• FPGA_ASIC-基于CPLD FPGA的半整數(shù)分頻器的設(shè)計(jì)講解免費(fèi)下載

  資源簡(jiǎn)介：該文檔為FPGA_ASIC-基于CPLD、FPGA的半整數(shù)分頻器的設(shè)計(jì)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………

  標(biāo)簽： FPGA cpld

  上傳時(shí)間： 2022-02-26

  上傳用戶：slq1234567890

• 本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程免費(fèi)下載

  資源簡(jiǎn)介：本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程，并用QUARTERS||4.0進(jìn)行仿真，用 FPGA 芯片實(shí)現(xiàn)。 關(guān)鍵詞：半整數(shù)，可控分頻器，VHDL, FPGA

  標(biāo)簽： VHDL 分頻 整數(shù) 系數(shù)

  上傳時(shí)間： 2015-11-27

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• 帶分頻器的bcd計(jì)數(shù)電路設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：帶分頻器的bcd計(jì)數(shù)電路設(shè)計(jì)，verilog源碼

  標(biāo)簽： bcd 分頻器 計(jì)數(shù)電路

  上傳時(shí)間： 2014-01-14

  上傳用戶：s363994250

• 本文件介紹的是用VerilogHDL語(yǔ)言設(shè)計(jì)分頻器和32位計(jì)數(shù)器.免費(fèi)下載

  資源簡(jiǎn)介：本文件介紹的是用VerilogHDL語(yǔ)言設(shè)計(jì)分頻器和32位計(jì)數(shù)器.

  標(biāo)簽： VerilogHDL 語(yǔ)言 分頻器 計(jì)數(shù)器

  上傳時(shí)間： 2013-12-15

  上傳用戶：縹緲

• 本文主要介紹了50％占空比三分頻器的三種設(shè)計(jì)方法免費(fèi)下載

  資源簡(jiǎn)介：本文主要介紹了50％占空比三分頻器的三種設(shè)計(jì)方法，并給出了圖形設(shè)計(jì)、VHDL設(shè)計(jì)、編譯結(jié)果和仿真結(jié)果。設(shè)計(jì)中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2軟件平臺(tái)上進(jìn)行。

  標(biāo)簽： 三分頻 設(shè)計(jì)方法

  上傳時(shí)間： 2014-01-25

  上傳用戶：凌云御清風(fēng)

• 數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)免費(fèi)下載

  資源簡(jiǎn)介：數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。

  標(biāo)簽： 數(shù)控 分頻器 數(shù)據(jù) 輸入端

  上傳時(shí)間： 2016-10-13

  上傳用戶：wangzhen1990

• 數(shù)控分頻器的設(shè)計(jì) 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)免費(fèi)下載

  資源簡(jiǎn)介：數(shù)控分頻器的設(shè)計(jì) 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，例3的數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。

  標(biāo)簽： 數(shù)控 分頻器 數(shù)據(jù) 輸入端

  上傳時(shí)間： 2013-12-11

  上傳用戶：黑漆漆

• 半整數(shù)分頻器的設(shè)計(jì) 請(qǐng)不要上傳有版權(quán)爭(zhēng)議的內(nèi)容和木馬病毒代碼免費(fèi)下載

  資源簡(jiǎn)介：半整數(shù)分頻器的設(shè)計(jì) 請(qǐng)不要上傳有版權(quán)爭(zhēng)議的內(nèi)容和木馬病毒代碼

  標(biāo)簽： 整數(shù) 分頻器 代碼 木馬

  上傳時(shí)間： 2014-08-16

  上傳用戶：trepb001

• 介紹了各種分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：介紹了各種分頻器的設(shè)計(jì)，VHDL描述。包括偶數(shù)分頻器，奇數(shù)分頻器，辦整數(shù)分頻器

  標(biāo)簽： 分頻器

  上傳時(shí)間： 2017-05-18

  上傳用戶：haohaoxuexi

• 數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過(guò)程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差?；赩HDL 的數(shù)控分頻器設(shè)計(jì),整個(gè)過(guò)程簡(jiǎn)單、快捷,極易修改,可移植性免費(fèi)下載

  資源簡(jiǎn)介：數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過(guò)程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于VHDL 的數(shù)控分頻器設(shè)計(jì),整個(gè)過(guò)程簡(jiǎn)單、快捷,極易修改,可移植性強(qiáng)。他可利用 并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)...

  標(biāo)簽： VHDL 數(shù)控 分頻器 修改

  上傳時(shí)間： 2014-11-29

  上傳用戶：1051290259

• 利用FPGA進(jìn)行分頻期的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：利用FPGA進(jìn)行分頻期的設(shè)計(jì)，包括小數(shù)，分?jǐn)?shù)等分頻

  標(biāo)簽： FPGA 分頻

  上傳時(shí)間： 2017-07-17

  上傳用戶：lhc9102

• 基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)，實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的任意進(jìn)制分頻，包含了項(xiàng)目文件和VHDL源代碼

  標(biāo)簽： Quartus 數(shù)控 分頻器 項(xiàng)目設(shè)計(jì)

  上傳時(shí)間： 2017-07-18

  上傳用戶：yangbo69

• 基于VDHL的38譯碼器的實(shí)現(xiàn)與58分頻器的實(shí)現(xiàn) FPGA主芯片：CycloneII EP2C35F672C6免費(fèi)下載

  資源簡(jiǎn)介：基于VDHL的38譯碼器的實(shí)現(xiàn)與58分頻器的實(shí)現(xiàn) FPGA主芯片：CycloneII EP2C35F672C6

  標(biāo)簽： CycloneII VDHL FPGA 672C

  上傳時(shí)間： 2014-01-17

  上傳用戶：banyou

• 一種基于FPGA的分頻器的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：該文檔為一種基于FPGA的分頻器的實(shí)現(xiàn)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………

  標(biāo)簽： FPGA

  上傳時(shí)間： 2021-12-01

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• 自己編的一個(gè)分頻器的程序模版 雖然原理很簡(jiǎn)單免費(fèi)下載

  資源簡(jiǎn)介：自己編的一個(gè)分頻器的程序模版 雖然原理很簡(jiǎn)單，經(jīng)過(guò)多次實(shí)踐很實(shí)用 被多次用在其它的程序中

  標(biāo)簽： 分頻器 程序 模版

  上傳時(shí)間： 2015-03-20

  上傳用戶：cjf0304

• 這是用VHDL語(yǔ)言寫(xiě)的32位分頻器的程序免費(fèi)下載

  資源簡(jiǎn)介：這是用VHDL語(yǔ)言寫(xiě)的32位分頻器的程序，可直接運(yùn)行，看結(jié)果，歡迎使用。多指正，交流。

  標(biāo)簽： VHDL 語(yǔ)言 分頻器 程序

  上傳時(shí)間： 2015-05-11

  上傳用戶：chenlong

• 任意N進(jìn)制分頻器的標(biāo)準(zhǔn)VHDL代碼（原創(chuàng)）免費(fèi)下載

  資源簡(jiǎn)介：任意N進(jìn)制分頻器的標(biāo)準(zhǔn)VHDL代碼（原創(chuàng)）

  標(biāo)簽： VHDL N進(jìn)制 分頻器 代碼

  上傳時(shí)間： 2013-12-25

  上傳用戶：洛木卓

• 常用2、4、6及任意偶數(shù)分頻器的VHDL代碼實(shí)現(xiàn)（原創(chuàng)）免費(fèi)下載

  資源簡(jiǎn)介：常用2、4、6及任意偶數(shù)分頻器的VHDL代碼實(shí)現(xiàn)（原創(chuàng)）

  標(biāo)簽： VHDL 分頻器 代碼

  上傳時(shí)間： 2013-12-17

  上傳用戶：330402686

• 常用1、3、5及任意奇數(shù)分頻器的VHDL代碼實(shí)現(xiàn)（原創(chuàng)）免費(fèi)下載

  資源簡(jiǎn)介：常用1、3、5及任意奇數(shù)分頻器的VHDL代碼實(shí)現(xiàn)（原創(chuàng)）

  標(biāo)簽： VHDL 分頻器 代碼

  上傳時(shí)間： 2013-12-26

  上傳用戶：rishian

• 關(guān)于用觸發(fā)器構(gòu)建簡(jiǎn)單分頻器的介紹文檔免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于用觸發(fā)器構(gòu)建簡(jiǎn)單分頻器的介紹文檔，圖文并茂，講解詳細(xì)

  標(biāo)簽： 觸發(fā)器 分頻器 文檔

  上傳時(shí)間： 2015-09-27

  上傳用戶：wang5829

• 任意整數(shù)分頻器的vhdl源程序,放心使用. 無(wú)版權(quán)問(wèn)題,歡迎copy.免費(fèi)下載

  資源簡(jiǎn)介：任意整數(shù)分頻器的vhdl源程序,放心使用. 無(wú)版權(quán)問(wèn)題,歡迎copy.

  標(biāo)簽： vhdl copy 整數(shù) 分頻器

  上傳時(shí)間： 2016-01-28

  上傳用戶：372825274