利用VHDL語言描述的5分頻器（改變程序中m1,m2值，可作為任意奇數(shù)分頻器）
標簽： VHDL 語言 分頻器 改變
上傳時間： 2013-12-23
上傳用戶：稀世之寶039
任意小數(shù)分頻器產(chǎn)生原理，及詳細說明文檔，任意數(shù)分頻(包括奇偶數(shù)和小數(shù))的設(shè)計方法(含VHDL例子)
標簽： 小數(shù)分頻器
上傳時間： 2013-12-11
上傳用戶：daoxiang126
利用數(shù)控分頻器設(shè)計硬件電子琴.硬件電子琴電路模塊設(shè)計
標簽： 硬件 電子琴 數(shù)控 分頻器
上傳時間： 2013-11-28
上傳用戶：Shaikh
數(shù)控分頻器的設(shè)計 數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比，例3的數(shù)控分頻器就是用計數(shù)值可并行預置的加法計數(shù)器設(shè)計完成的，方法是將計數(shù)溢出位與預置數(shù)加載輸入信號相接即可。
標簽： 數(shù)控 分頻器 數(shù)據(jù) 輸入端
上傳用戶：黑漆漆
半整數(shù)分頻器的設(shè)計 請不要上傳有版權(quán)爭議的內(nèi)容和木馬病毒代碼
標簽： 整數(shù) 分頻器 代碼 木馬
上傳時間： 2014-08-16
上傳用戶：trepb001
這是我在ISP編程實驗中獨立編寫的一個采用行為描述方式實現(xiàn)的分頻器，通過兩個并行進程對輸入信號CLK進行8分頻，占空比為1:7
標簽： ISP 編程實驗 獨立 方式
上傳時間： 2017-01-19
上傳用戶：xiaohuanhuan
基于FPGA的分頻器,可以根據(jù)更改參數(shù),實現(xiàn)不同倍數(shù)的分頻.
標簽： FPGA 分頻器 分頻 參數(shù)
上傳時間： 2014-11-18
上傳用戶：songnanhua
利用計數(shù)器和分頻器設(shè)計一個實時的時鐘。一共需要1個模24計數(shù)器、2個模6計數(shù)器、2個模10計數(shù)器、一個生成1Hz的分頻器和6個數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。
標簽： HEX 計數(shù)器 模 1Hz
上傳時間： 2014-12-20
上傳用戶：dbs012280
用VHDL寫的一個5/8分頻器,希望對剛學習VHDL的朋友有幫助
標簽： VHDL 分頻器
上傳時間： 2014-01-12
上傳用戶：佳期如夢
fpga上實現(xiàn)的最小是0.5分頻的任意分頻器
標簽： fpga 0.5 分頻 分頻器
上傳時間： 2017-03-24
上傳用戶：417313137
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
