基于FPGA的分頻器設計,已經通過了仿真(VHDL語言編寫)
標簽： FPGA VHDL 分頻器 仿真
上傳時間： 2013-12-14
上傳用戶：haoxiyizhong
介紹了基于VHDL的可編程分頻器在波形發生器中的應用的方法，利用這一方法， 可使波形頻率在大范圍內變化。
標簽： VHDL 可編程分頻器 中的應用 波形發生器
上傳時間： 2014-01-08
上傳用戶：秦莞爾w
本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50％的奇數分頻。利用VHDL語言編程，并用QUARTERS||4.0進行仿真，用 FPGA 芯片實現。 關鍵詞：半整數，可控分頻器，VHDL, FPGA
標簽： VHDL 分頻 整數 系數
上傳時間： 2015-11-27
上傳用戶：tyler
vhdl語言描述分頻器，實現2、4、8、16……分頻，經過實踐
標簽： vhdl 語言 分頻器
上傳時間： 2013-12-30
上傳用戶：hongmo
verilog分頻器～時鐘為50hmz，波特率采用9600bps～
標簽： verilog hmz 50 分頻器
上傳時間： 2013-12-27
上傳用戶：lwwhust
lucene.net 2.0的中文分詞器，采用最大向前匹配算法，附上源代碼和lucene.net.dll，希望這方面有興趣的互相交流一下。
標簽： lucene 2.0 net 分
上傳時間： 2013-12-25
上傳用戶：zhangzhenyu
DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
使用verilog編寫分頻器，包括奇分頻和偶分頻，可以進行任意奇偶分頻
標簽： verilog 編寫 分頻器
上傳時間： 2016-01-23
上傳用戶：stvnash
任意整數分頻器的vhdl源程序,放心使用. 無版權問題,歡迎copy.
標簽： vhdl copy 整數 分頻器
上傳時間： 2016-01-28
上傳用戶：372825274
分頻器，自己嘗試編輯的，20和40分頻，可以
標簽： 分頻器
上傳時間： 2014-01-04
上傳用戶：梧桐
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