此代碼是我們在單片機(jī)來控制CPLD記數(shù),然后讀出并轉(zhuǎn)換數(shù)據(jù),精度很高,在我們學(xué)校的電子設(shè)計大賽上還獲的了二等獎
標(biāo)簽： CPLD 電子設(shè)計大賽 用單片機(jī) 控制
上傳時間： 2013-08-29
上傳用戶：chengxin
自己課程設(shè)計寫的程序，用FPGA控制ADC0809的轉(zhuǎn)換時序來完成模/數(shù)轉(zhuǎn)換，然后將轉(zhuǎn)換完的數(shù)字信號傳遞給0832
標(biāo)簽： FPGA 0809 ADC 轉(zhuǎn)換
上傳時間： 2013-08-30
上傳用戶：小寶愛考拉
節(jié)點(diǎn)是網(wǎng)絡(luò)系統(tǒng)的基本控制單元，論文提出了一種基于CPLD和多處理器結(jié)構(gòu)的控制網(wǎng)絡(luò)節(jié)點(diǎn)設(shè)計方案，它能夠提高單節(jié)點(diǎn)并行處理能力，其模塊化結(jié)構(gòu)增強(qiáng)了節(jié)點(diǎn)的可靠性。
標(biāo)簽： CPLD 多處理器 控制網(wǎng)絡(luò) 節(jié)點(diǎn)設(shè)計
上傳時間： 2013-08-31
上傳用戶：shanxiliuxu
采用Verilog語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來
標(biāo)簽： Verilog FPGA 語言 控制
上傳時間： 2013-09-01
上傳用戶：喵米米米
用CPLD控制曼徹斯特編解碼器，很詳細(xì)的文字說明。
標(biāo)簽： CPLD 控制 曼徹斯特 編解碼器
上傳用戶：xiaodu1124
關(guān)于用CPLD和FPGA做插補(bǔ)算法的內(nèi)容,對于想用FPGA做控制的朋友是個好的借鑒!
標(biāo)簽： FPGA CPLD 插補(bǔ)算法 控制
上傳時間： 2013-09-02
上傳用戶：taox
控制面板程序設(shè)計－在控制面板上加一個測試組件
標(biāo)簽： 控制 面板 程序設(shè)計 測試
上傳時間： 2013-09-03
上傳用戶：cuibaigao
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n
標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時間： 2013-09-04
上傳用戶：a471778
這是一段控制1394芯片的cpld的verilog程序,可以參考,在實(shí)際項(xiàng)目中已經(jīng)采用.
標(biāo)簽： verilog 1394 cpld 控制
上傳用戶：pkkkkp
1、 利用FLEX10的片內(nèi)RAM資源，根據(jù)DDS原理，設(shè)計產(chǎn)生正弦信號的各功能模塊和頂層原理圖； 2、 利用實(shí)驗(yàn)板上的TLC7259轉(zhuǎn)換器，將1中得到的正弦信號，通過D/A轉(zhuǎn)換，通過ME5534濾波后在示波器上觀察； 3、 輸出波形要求： 在輸入時鐘頻率為16KHz時，輸出正弦波分辨率達(dá)到1Hz； 在輸入時鐘頻率為4MHz時，輸出正弦波分辨率達(dá)到256Hz； 4、 通過RS232C通信，實(shí)現(xiàn)FPGA和PC機(jī)之間串行通信，從而實(shí)現(xiàn)用PC機(jī)改變頻率控制字，實(shí)現(xiàn)對輸出正弦波頻率的控制。
標(biāo)簽： FPGA PC機(jī) 串行通信 輸出
上傳時間： 2013-09-06
上傳用戶：zhuimenghuadie
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