Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。
Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。...
分相技術(shù)資料
?? 資源總數(shù)：8437
?? 源代碼：25980
?? 分相全部資料 (8437個)
用VB與數(shù)據(jù)庫相連接實現(xiàn)中 文分詞的程序
用VB與數(shù)據(jù)庫相連接實現(xiàn)中 文分詞的程序，采用了正向 最大匹配算法。...
DPLL由 鑒相器 模K加減計數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K
DPLL由 鑒相器 模K加減計數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K...
關(guān)于在FPGA或CPLD鎖相環(huán)PLL原理與應用,介紹用FPGA的分頻技術(shù).
關(guān)于在FPGA或CPLD鎖相環(huán)PLL原理與應用,介紹用FPGA的分頻技術(shù)....
FPGA彈弓無線呼叫系統(tǒng)分發(fā)射和接收兩大部分。發(fā)射部分采用鎖相環(huán)式頻率合成器技術(shù)
FPGA彈弓無線呼叫系統(tǒng)分發(fā)射和接收兩大部分。發(fā)射部分采用鎖相環(huán)式頻率合成器技術(shù)...
分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL
分頻器是FPGA設(shè)計中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設(shè)計，但是，對于時鐘要求不太...
MB1504鎖相環(huán)芯片的51單片機驅(qū)動程序,可以根據(jù)需要修改合適的分頻值來完成頻率合成配置.
MB1504鎖相環(huán)芯片的51單片機驅(qū)動程序,可以根據(jù)需要修改合適的分頻值來完成頻率合成配置....
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于) 振子初值敏感性檢測弱信號的方法分 析后指出
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于) 振子初值敏感性檢測弱信號的方法分 析后指出，過渡過程會影響檢測性能，提出一種改進的弱信號檢測方法( 對仿真輸入噪聲生成和仿真步長選擇進行...
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于) 振子初值敏感性檢測弱信號的方法分 析后指出
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于) 振子初值敏感性檢測弱信號的方法分 析后指出，過渡過程會影響檢測性能，提出一種改進的弱信號檢測方法( 對仿真輸入噪聲生成和仿真步長選擇進行...
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于)振子初值敏感性檢測弱信號的方法分 析后指出
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于)振子初值敏感性檢測弱信號的方法分 析后指出，過渡過程會影響檢測性能，提出一種改進的弱信號檢測方法( 對仿真輸入噪聲生成和仿真步長選擇進行 ...