在互補式金氧半(CMOS)積體電路中，隨著量產製程的演進，元件的尺寸已縮減到深次微 米(deep-submicron)階段，以增進積體電路(IC)的性能及運算速度，以及降低每顆晶片的製造 成本。但隨著元件尺寸的縮減，卻出現一些可靠度的問題。 在次微米技術中，為了克服所謂熱載子(Hot-Carrier)問題而發展出 LDD(Lightly-Doped Drain) 製程與結構; 為了降低 CMOS 元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發展出 Silicide 製程; 為了降低 CMOS 元件閘級的寄生電阻 Rg，而發展出 Polycide 製 程 ; 在更進步的製程中把 Silicide 與 Polycide 一起製造，而發展出所謂 Salicide 製程
標簽： Protection CMOS ESD ICs in
上傳時間： 2020-06-05
上傳用戶：shancjb
設計高速電路必須考慮高速訊 號所引發的電磁干擾、阻抗匹配及串音等效應，所以訊號完整性 (signal integrity)將是考量設計電路優劣的一項重要指標，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應，才比較可能獲得高品質且可靠的設計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發之 各種效應(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進修學習，否則無法全盤了解儀器之功能，因而無法有效發揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規範也必須熟悉，像眼圖分析，探針 效應，抖動(jitter)測量規範及高速串列介面量測規範等實務技術，必須充分 了解研究學習，進而才可設計出優良之教學教材及教具。
標簽： 高速電路
上傳時間： 2021-11-02
上傳用戶：jiabin
紹 了一 種基 于 單 片機借 助 CAN總 線技 術設 計 的分 布 式 區域 交通信 號 燈 智能控 制 系統 。 系統 采 用 AT89C51作 為核 心控 制 器 ，紅 外 接 收 器接 收 來 自發 射 器 的紅 外信 號 ，經 解調 后 輸入 單 片機進 行 處理 ，單 片機 與 CAN 總 線控 制 器構 成 CAN 總線通信 系統進行數據傳輸 ，實現了根據車流信息、遙控 、PC機控制的系統設計。文章詳細介紹 了系統總體方案及部分硬 件 設 計 方 案
上傳時間： 2017-01-26
上傳用戶：hjshhyy
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-10-22
上傳用戶：pei5
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
上傳用戶：cjf0304
《加密與解密》隨書光盤(二)工具 本書在第一版的基礎上,更新了第一版中的過時內容。 本書共分三個部分。 第一部分介紹與加密和解密技術相關的基礎知識。 第二部分全面講述各種最新的軟件加密與解密技術及方法，如靜態分析技術，動態分析技術，序列號，警告窗口，時間限制，加密算法MD5、SHA、RSA、ElGanal等。 第三部分主要介紹PE文件的知識，如增加文件功能、加殼與脫殼、補丁技術等。
上傳時間： 2014-01-09
上傳用戶：清風冷雨
《加密與解密》隨書光盤(三)工具 本書在第一版的基礎上,更新了第一版中的過時內容。 本書共分三個部分。 第一部分介紹與加密和解密技術相關的基礎知識。 第二部分全面講述各種最新的軟件加密與解密技術及方法，如靜態分析技術，動態分析技術，序列號，警告窗口，時間限制，加密算法MD5、SHA、RSA、ElGanal等。 第三部分主要介紹PE文件的知識，如增加文件功能、加殼與脫殼、補丁技術等。
上傳時間： 2014-12-04
上傳用戶：qweqweqwe
《加密與解密》隨書光盤(四)工具 本書在第一版的基礎上,更新了第一版中的過時內容。 本書共分三個部分。 第一部分介紹與加密和解密技術相關的基礎知識。 第二部分全面講述各種最新的軟件加密與解密技術及方法，如靜態分析技術，動態分析技術，序列號，警告窗口，時間限制，加密算法MD5、SHA、RSA、ElGanal等。 第三部分主要介紹PE文件的知識，如增加文件功能、加殼與脫殼、補丁技術等。
上傳時間： 2015-04-23
上傳用戶：Divine
《加密與解密》隨書光盤(五)習題 本書在第一版的基礎上,更新了第一版中的過時內容。 本書共分三個部分。 第一部分介紹與加密和解密技術相關的基礎知識。 第二部分全面講述各種最新的軟件加密與解密技術及方法，如靜態分析技術，動態分析技術，序列號，警告窗口，時間限制，加密算法MD5、SHA、RSA、ElGanal等。 第三部分主要介紹PE文件的知識，如增加文件功能、加殼與脫殼、補丁技術等。
上傳時間： 2014-01-10
上傳用戶：cuiyashuo
普 通 牌 分 析 儀▂【電:188乄2010,乄7106】包.教.會.純.手.法.技.術，年初油惠活動6折起.daxiong0206
標簽： 分
上傳時間： 2017-02-06
上傳用戶：dage188
