好的分頻器設計程序，有三個，二分頻，八分頻隨便改，比較實用
標簽： 分頻器 設計程序
上傳時間： 2016-07-15
上傳用戶：songyue1991
在做2維度樣本分類的過程中,若我們能事先畫出訓練樣本在空間中的分散情形,這將有助於我們在設定SVM分類器的參數C的取值範圍. 例如:若畫出的訓練樣本的散佈較分散,我們可以得知此時採用的參數值可以取在較大的範圍. 所以本程式也是讓想要畫出資料樣本在平面的散佈情形者之一各可行工具.
標簽： SVM 分 分散
上傳時間： 2016-08-19
上傳用戶：sy_jiadeyi
電子通信系統的建模與仿真 第4章 電子線路仿真試驗 4.1 信號合并 4.2 微積分 4.3 觸發器 4.4 分頻器 4.5 使能開關 4.6 編程開關 4.7 移位寄存器 4.8 整流電路 4.9 駐波演示 4.10 超外差式接收機
標簽： 4.1 4.2 4.3 4.4
上傳時間： 2016-09-06
上傳用戶：zwei41
該源碼為VHDL語言編寫的分頻器，在W-4b教學平臺上通過驗證
標簽： VHDL 源碼 分頻器 語言
上傳時間： 2016-09-17
上傳用戶：erkuizhang
分頻器，用于時鐘信號的分頻及倍頻，供專業人事學習研究使用
標簽： 分頻器
上傳時間： 2016-09-18
上傳用戶：caiiicc
用VERILOG HDL實現的任意 頻率分頻器源代碼，是一個通用的程序
標簽： VERILOG HDL 頻率 分頻器
上傳時間： 2014-01-07
上傳用戶：alan-ee
本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計，包括偶數分頻、非 50％占空比和 50％占空比的奇數分頻、半整數 （N+0.5）分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合，形成可使 用的電路，并在 ModelSim 上進行驗證。
標簽： FPGA CPLD VHDL 分頻器
上傳時間： 2013-12-15
上傳用戶：從此走出陰霾
數控分頻器的設計數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。
標簽： 數控 分頻器 數據 輸入端
上傳時間： 2016-10-13
上傳用戶：wangzhen1990
fredivn.vhd 偶數分頻 fredivn1.vhd 奇數分頻 frediv16.vhd 16分頻 PULSE.vhd 數控分頻器
標簽： vhd fredivn frediv PULSE
上傳時間： 2016-11-21
上傳用戶：zl5712176
主時鐘為15.36MHz的帶選通的8位輸出分頻器，可得到100Hz,120Hz,1kHz,10kHz的頻率
標簽： 15.36 MHz 主時鐘 8位
上傳時間： 2016-11-28
上傳用戶：lizhen9880
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