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XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時間： 2013-11-06
上傳用戶：wentianyou
GMSK信號具有很好的頻譜和功率特性，特別適用于功率受限和信道存在非線性、衰落以及多普勒頻移的移動突發(fā)通信系統(tǒng)。根據(jù)GMSK調(diào)制的特點，提出 亍一種以FPGA和CMX589A為硬件裁體的GMSK調(diào)制器的設(shè)計方案，并給出了方案的具體實現(xiàn)，包括系統(tǒng)結(jié)構(gòu)、利用CMX589A實現(xiàn)的高斯濾波器、 FPGA實現(xiàn)的調(diào)制指數(shù)為O．5的FM調(diào)制器以及控制器。對系統(tǒng)功能和性能測試結(jié)果表明，指標(biāo)符合設(shè)計要求，工作穩(wěn)定可靠。 關(guān)鍵詞：GMSK；DDS；FM調(diào)制器；FPGAl 引 言 由于GMSK調(diào)制方式具有很好的功率頻譜特性，較優(yōu)的誤碼性能，能夠滿足移動通信環(huán)境下對鄰道干擾的嚴(yán)格要求，因此成為GSM、ETS HiperLANl以及GPRS等系統(tǒng)的標(biāo)準(zhǔn)調(diào)制方式。目前GMSK調(diào)制技術(shù)主要有兩種實現(xiàn)方法，一種是利用GMSK ASIC專用芯片來完成，典型的產(chǎn)品如FX589或CMX909配合MC2833或FX019來實現(xiàn)GMSK調(diào)制。這種實現(xiàn)方法的特點是實現(xiàn)簡單、基帶信 號速率可控，但調(diào)制載波頻率固定，沒有可擴展性。另外一種方法是利用軟件無線電思想采用正交調(diào)制的方法在FPGA和DSP平臺上實現(xiàn)。其中又包括兩種實現(xiàn) 手段，一種是采用直接分解將單個脈沖的高斯濾波器響應(yīng)積分分成暫態(tài)部分和穩(wěn)態(tài)部分，通過累加相位信息來實現(xiàn)；另一種采用頻率軌跡合成，通過采樣把高斯濾波 器矩形脈沖響應(yīng)基本軌跡存入ROM作為查找表，然后通過FM調(diào)制實現(xiàn)。這種利用軟件無線電思想實現(xiàn)GMSK調(diào)制的方法具有調(diào)制參數(shù)可變的優(yōu)點，但由于軟件 設(shè)計中涉及到高斯低通濾波、相位積分和三角函數(shù)運算，所以調(diào)制器參數(shù)更改困難、實現(xiàn)復(fù)雜。綜上所述，本文提出一種基于CMX589A和FPGA的GMSK 調(diào)制器設(shè)計方案。與傳統(tǒng)實現(xiàn)方法比較具有實現(xiàn)簡單、調(diào)制參數(shù)方便可控和軟件剪裁容易等特點，適合于CDPD、無中心站等多種通信系統(tǒng)，具有重要現(xiàn)實意義。
上傳時間： 2015-01-02
上傳用戶：zhang_yi
數(shù)字與模擬電路設(shè)計技巧IC與LSI的功能大幅提升使得高壓電路與電力電路除外，幾乎所有的電路都是由半導(dǎo)體組件所構(gòu)成，雖然半導(dǎo)體組件高速、高頻化時會有EMI的困擾，不過為了充分發(fā)揮半導(dǎo)體組件應(yīng)有的性能，電路板設(shè)計與封裝技術(shù)仍具有決定性的影響。 模擬與數(shù)字技術(shù)的融合由于IC與LSI半導(dǎo)體本身的高速化，同時為了使機器達(dá)到正常動作的目的，因此技術(shù)上的跨越競爭越來越激烈。雖然構(gòu)成系統(tǒng)的電路未必有clock設(shè)計，但是毫無疑問的是系統(tǒng)的可靠度是建立在電子組件的選用、封裝技術(shù)、電路設(shè)計與成本，以及如何防止噪訊的產(chǎn)生與噪訊外漏等綜合考慮。機器小型化、高速化、多功能化使得低頻/高頻、大功率信號/小功率信號、高輸出阻抗/低輸出阻抗、大電流/小電流、模擬/數(shù)字電路，經(jīng)常出現(xiàn)在同一個高封裝密度電路板，設(shè)計者身處如此的環(huán)境必需面對前所未有的設(shè)計思維挑戰(zhàn)，例如高穩(wěn)定性電路與吵雜(noisy)性電路為鄰時，如果未將噪訊入侵高穩(wěn)定性電路的對策視為設(shè)計重點，事后反復(fù)的設(shè)計變更往往成為無解的夢魘。模擬電路與高速數(shù)字電路混合設(shè)計也是如此，假設(shè)微小模擬信號增幅后再將full scale 5V的模擬信號，利用10bit A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號，由于分割幅寬祇有4.9mV，因此要正確讀取該電壓level并非易事，結(jié)果造成10bit以上的A/D轉(zhuǎn)換器面臨無法順利運作的窘境。另一典型實例是使用示波器量測某數(shù)字電路基板兩點相隔10cm的ground電位，理論上ground電位應(yīng)該是零，然而實際上卻可觀測到4.9mV數(shù)倍甚至數(shù)十倍的脈沖噪訊(pulse noise)，如果該電位差是由模擬與數(shù)字混合電路的grand所造成的話，要測得4.9 mV的信號根本是不可能的事情，也就是說為了使模擬與數(shù)字混合電路順利動作，必需在封裝與電路設(shè)計有相對的對策，尤其是數(shù)字電路switching時，ground vance noise不會入侵analogue ground的防護(hù)對策，同時還需充分檢討各電路產(chǎn)生的電流回路(route)與電流大小，依此結(jié)果排除各種可能的干擾因素。以上介紹的實例都是設(shè)計模擬與數(shù)字混合電路時經(jīng)常遇到的瓶頸，如果是設(shè)計12bit以上A/D轉(zhuǎn)換器時，它的困難度會更加復(fù)雜。
標(biāo)簽： 數(shù)字 模擬電路 設(shè)計技巧
上傳時間： 2014-02-12
上傳用戶：wenyuoo
摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設(shè)計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費。本文提出的設(shè)計方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽： Rocket 2.5 高速串行 收發(fā)器
上傳時間： 2013-10-13
上傳用戶：lml1234lml
LVDS(低壓差分信號)標(biāo)準(zhǔn)ANSI/TIA /E IA26442A22001廣泛應(yīng)用于許多接口器件和一些ASIC及FPGA中。文中探討了LVDS的特點及其PCB (印制電路板)設(shè)計,糾正了某些錯誤認(rèn)識。應(yīng)用傳輸線理論分析了單線阻抗、雙線阻抗及LVDS差分阻抗計算方法,給出了計算單線阻抗和差分阻抗的公式,通過實際計算說明了差分阻抗與單線阻抗的區(qū)別,并給出了PCB布線時的幾點建議。關(guān)鍵詞: LVDS, 阻抗分析, 阻抗計算, PCB設(shè)計 LVDS (低壓差分信號)是高速、低電壓、低功率、低噪聲通用I/O接口標(biāo)準(zhǔn),其低壓擺幅和差分電流輸出模式使EM I (電磁干擾)大大降低。由于信號輸出邊緣變化很快,其信號通路表現(xiàn)為傳輸線特性。因此,在用含有LVDS接口的Xilinx或Altera等公司的FP2GA及其它器件進(jìn)行PCB (印制電路板)設(shè)計時,超高速PCB設(shè)計和差分信號理論就顯得特別重要。
上傳時間： 2013-10-31
上傳用戶：adada
目前，隨著艦船綜合電力推進(jìn)系統(tǒng)的快速發(fā)展，環(huán)形區(qū)域配電技術(shù)已經(jīng)成為當(dāng)前艦船電力推進(jìn)技術(shù)研究的一個重要內(nèi)容。本文以此為背景，介紹了環(huán)形區(qū)域配電技術(shù)中的相關(guān)保護(hù)性問題及其重要性，主要分析了其中的方向性過電流保護(hù)的工作原理以及功率方向元件的結(jié)構(gòu)框架，并通過仿真軟件MATLAB 7.0b對功率方向元件進(jìn)行建模仿真，并將仿真結(jié)果與理論做了對比。仿真結(jié)果表明，該功率方向元件能夠較好的實現(xiàn)功率方向的判斷。
上傳時間： 2013-10-11
上傳用戶：refent
根據(jù)半實物仿真的特點和優(yōu)點，本文提出了基于半實物仿真系統(tǒng)的多假目標(biāo)航跡欺騙研究的優(yōu)勢和價值。然后從實現(xiàn)多假目標(biāo)航跡欺騙的必要條件、航跡欺騙產(chǎn)生的原理、多假目標(biāo)欺騙的參數(shù)匹配、多目標(biāo)欺騙航跡的數(shù)據(jù)預(yù)算4個方面詳細(xì)闡述了多假目標(biāo)航跡欺騙原理，以及對半實物仿真系統(tǒng)的組成、軟硬件設(shè)計特點進(jìn)行了介紹，最后通過半實物仿真系統(tǒng)驗證了兩批假目標(biāo)預(yù)定航跡的真實性和置信度，結(jié)果證明這種方式對研究多假目標(biāo)航跡欺騙技術(shù)和戰(zhàn)術(shù)應(yīng)用的可行性和有效性。
標(biāo)簽： 半實物仿真
上傳時間： 2013-11-11
上傳用戶：攏共湖塘
摘要： 設(shè)計并實現(xiàn)了一種激光半主動制導(dǎo)實物仿真系統(tǒng)，系統(tǒng)主要包括光電探測、信號處理和伺服部分。介紹了系統(tǒng)的工作原理以及主要電路的設(shè)計。該系統(tǒng)體積小，操作方便，控制靈活等優(yōu)點。實際應(yīng)用結(jié)果表明，該仿真系統(tǒng)對模擬激光目標(biāo)的跟蹤穩(wěn)定，具有良好的實時性和較強的實用性。
標(biāo)簽： 激光制導(dǎo) 實物 仿真系統(tǒng)設(shè)計
上傳時間： 2014-01-08
上傳用戶：taox
MPU-2型恒功率晶閘管中頻電源控制線路分析
上傳時間： 2013-10-25
上傳用戶：zhangyigenius
針對半潛式鉆井平臺中設(shè)備類型多樣、設(shè)備接口眾多以及已有子系統(tǒng)監(jiān)控層次不齊等問題，為滿足集成監(jiān)控系統(tǒng)的易維護(hù)、易操作、可擴展以及復(fù)用能力強等要求，采用基于OPC技術(shù)規(guī)范標(biāo)準(zhǔn)的通信方法，通過OPC驅(qū)動程序?qū)OSRDK工具包設(shè)計的OPC服務(wù)器程序和組態(tài)軟件iFIX開發(fā)的客戶端連接，使得異構(gòu)數(shù)據(jù)能夠以統(tǒng)一的OPC數(shù)據(jù)格式進(jìn)行傳輸，實現(xiàn)對半潛式鉆井平臺的監(jiān)控功能。
標(biāo)簽： OPC 鉆井 監(jiān)控系統(tǒng)
上傳時間： 2013-10-23
上傳用戶：ysystc699
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