采用現場可編程門陣列(FPGA)可以快速實現數字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規模電路時常常需要數小時的時間，以至于許多設計者甚至通過在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價來提高編制速度。電路編制過程中大部分時間花費在布線階段，因此有效的布線算法能極大地減少布線時間。 許多布線算法已經被開發并獲得應用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當前最為流行的兩種。然而它們各有缺點：基于SAT的布線算法在可擴展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當實際問題具有嚴格的布線約束條件時，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問題的新型算法，具體研究工作和結果可歸納如下。 1、在全面調查FPGA結構的最新研究動態的基礎上，確定了一種FPGA布線結構模型，即一個基于SRAM的對稱陣列(島狀)FPGA結構作為研究對象，該模型僅需3個適合的參數即能表示布線結構。為使所有布線算法可在相同平臺上運行，選擇了美國北卡羅來納州微電子中心的20個大規模電路作為基準，并在布線前采用VPR399對每個電路都生成30個布局，從而使所有的布線算法都能夠直接在這些預制電路上運行。 2、詳細研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協商的性能驅動的布線算法PathFinder，一種快速的時延驅動的布線算法VPR430和一種協商A
上傳時間： 2013-05-18
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由于其很強的糾錯性能和適合硬件實現的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經廣泛應用于衛星通信系統。然而隨著航天事業的發展，衛星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結合在研項目，在編譯碼算法、編譯碼器的設計與實現、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設計下載到XILINX的Virtex2 FPGA內部進行功能和時序確認，最終在整個數據傳輸系統中測試其性能。本文所實現的維特比譯碼器速率達160Mbps，遠遠高于目前國內此領域內的相關產品速率。 首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應的維特比譯碼器的回歸長度。 其次，論文介紹了編解碼器的軟、硬件設計和調試一根據已知條件，使用VHDL語言和原理圖混合輸入的方式設計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設計問題，包括編譯碼的基本結構，各個模塊的功能及實現策略，編譯碼器的時序、邏輯綜合等；根據軟件仿真結果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設計。利用卷積碼本身的特點，結合FPGA內部結構，采用并行卷積編碼和譯碼運算，設計出高速編譯碼器；對軟、硬件分別進行驗證和調試，并將驗證后的軟件下載到FPGA進行電路級調試。 最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設備在整個數據傳輸系統中測試其性能(與沒有采用糾錯編碼的數傳系統進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。
上傳時間： 2013-04-24
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電源測量與分析入門手冊 本入門手冊將主要介紹如何使用示波器和專用軟件進行開關電源設計測量。兩個不同版本。都是中文的。 目錄 簡介 電源設計中的問題以及測量要求 示波器與電源測量 開關電源基礎 準備進行電源測量 在一次采集中同時測量100 伏和100 毫伏電壓 消除電壓探頭和電流探頭之間的時間偏差 消除探頭零偏和噪聲 電源測量中記錄長度的作用 識別真正的Ton 與Toff 轉換 有源器件測量：開關元件 開關器件的功率損耗理論 截止損耗 開通損耗 詳細了解SMPS 的功率損耗 安全工作區 動態導通電阻 di/dt dv/dt 無源器件測量：磁性元件 電感基礎 用示波器進行電感測量 磁性元件功率損耗基礎 用示波器進行磁性元件功率損耗測量 磁特性基礎 用示波器測量磁性元件特性 輸入交流供電測量 電源質量測量基礎 SMPS 的電源質量測量 用示波器測量電源質量 使用正確的工具 用示波器進行電源質量測量
上傳時間： 2013-07-03
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半導體器件物理基礎 電子入門到精通
上傳時間： 2013-04-24
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文章首先分析比較了光伏并網逆變器的各種主電路結構優缺點，提出適合小 功率光伏系統的兩級式并網結構，并對前級DC-DC電路和后級DC-AC分別進行 了電路結構的選擇。
上傳時間： 2013-06-14
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反激式轉換器在筆記本適配器市場很普及，這種轉換器工作在電流模式控制，使其非常適合于低成本且堅固的結構。這類轉換器的典型應用如圖1所示。其中的控制器采用了NCP1271，這一器件工作在固定頻率電流模式控制，包含眾多的實用特性，如基于定時器的短路保護、提供利于抑制電磁干擾(EMI)信號的頻率調制技術，以及工作在軟工作模式的跳周期功能，以滿足沒有可聽噪聲時的待機能耗要求。這些轉換器通常用于低電源輸入時工作在連續導電模式(CCM)以降低導電損耗，而在高電源輸入時自然轉換到非連續導電模式(DCM)工作。在本文的案例中，假定硬件設計已經完成，這表示已經選擇好變壓器初級電感Lp、變壓器匝數比N及剩余元件。TL431單獨考慮，等待選擇補償元件。
上傳時間： 2013-06-03
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LT8900是LDT公司生產的一款低成本，高集成度的2.4GHZ的無線收發芯片，片上集成發射機，接收機，頻率綜合器，GFSK調制解調器。發射機支持功率可調，接收機采用數字擴展通信機制，在復雜環境和強干擾條件下，可以達到優良的收發性能。外圍電路簡單，只需搭配MCU以及少數外圍被動器件。LT8900傳輸GFSK信號，發射功率約為2dBm，最大可以到6dBm。接收機采用低中頻結構，接收靈敏度可以達到-87dBm。數字信道能量檢測可以隨時監控信道質量。 片上的發射接收FIFO寄存器可以和MCU進行通信，存儲數據，然后以1Mbps數據率在空中傳輸。它內置了CRC，FEC，auto-ack和重傳機制，可以大大簡化系統設計并優化性能。 數字基帶支持4線SPI和2線I2C接口，此外還有Reset，Pkt_flag, Fifo_flag三個數字接口。 為了提高電池使用壽命，芯片在各個環節都降低功耗，芯片最低工作電壓可以到1.9V，在保持寄存器值條件下，最低電流為1uA。 芯片有QFN24 4*4mm和SSOP16封裝，都符合RoHS標準。
上傳時間： 2013-04-24
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OCL功率放大器即為無輸出電容功率放大器。采用兩組電源供電，使用了正負電源，在電壓不太高的情況下，也能獲得比較大的輸出功率，省去了輸出端的耦合電容。使放大器低頻特性得到擴展。OCL功放電路也是定壓式輸出電路，其電路由于性能比較好，所以廣泛地應用在高保真擴音設備中
上傳時間： 2013-04-24
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在慣性導航系統中，捷聯式慣性導航系統以其體積小、成本低和可靠性高等優點正逐步取代平臺式慣性導航系統，成為慣性導航系統的發展趨勢。 為了適應捷聯慣性導航系統小型化、低成本和高性能的發展方向，本文設計了DSP與FPGA相結合的系統方案：系統采用MEMS器件和高性能A/D轉換器構成慣性信號檢測單元，FPGA進行I/O控制，DSP完成導航計算。方案綜合考慮了系統成本、計算速度、精度、體積等各方面的因素，并通過GPS、磁航向計等信息融合進一步提高導航精度。 數據采集是捷聯慣導系統設計的關鍵，本文數據采集由信號調理、A/D轉換和。FPGA等幾部分組成。其中，FPGA是整個數據采集部分的核心，其主要功能包括：實現了ADC控制邏輯和時序生成；配置了FIFO寄存器，緩沖了ADC與DSP之間的轉換數據；擴展了UART串口，以實現系統的外部信息接口。在完成電路設計的基礎上，對各功能模塊進行了全面的半實物仿真，驗證了系統方案及各主要功能模塊的可行性。 論文簡述了慣性導航系統的應用背景及發展狀況，介紹了捷聯慣導系統的基本原理，設計了基于DSP/FPGA的捷聯慣導系統方案，實現了系統各部分硬件電路以及FPGA功能模塊，并通過搭建硬件驗證平臺和利用第三方仿真軟件，對傳感器的性能以及FPGA各功能模塊進行了較全面的驗證和仿真。結果表明：基于DSP/FPGA的捷聯慣導系統能夠滿足應用的要求，并在小型化、低成本和高性能等方面有一定的優勢。
上傳時間： 2013-04-24
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·內容簡介：以數字信號處理器(DSP)為核心的實時數字信號處理技術正在迅猛發展，各種類型的DSP分別適應了不同領域的應用要求。本書根據當今最新的DSP和外圍器件技術水平，著重介紹了國內外最常用的4種定點和浮點DSP的原理和應用；全面介紹了DSP的結構特點、指令體系、軟件編程、硬件設計和軟硬件調試方法；結合具體實例講述了如何針對不同應用場合，設計DSP的軟硬件。 &n
上傳時間： 2013-04-24
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