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功耗測試

  • dsPIC30F看門狗定時器和低功耗模式

    本章介紹dsPIC30F器件系列的看門狗定時器(WDT)和低功耗模式。dsPIC DSC 器件有兩種低功耗模式,可以通過執行PWRSAV指令進入:• 休眠模式:CPU、系統時鐘源和任何依靠系統時鐘源工作的外設都被禁止。這是器件的最低功耗模式。• 空閑模式:CPU 被禁止,但是系統時鐘源繼續工作。外設繼續工作,但可以有選擇地禁止。WDT在使能時使用內部LPRC 時鐘源工作,而且如果WDT沒有被軟件清零,它可以通過復位器件來檢測系統軟件的異常情況??梢允褂肳DT后分頻器選擇不同的WDT超時周期。WDT也可用于將器件從休眠或空閑模式喚醒。

    標簽: dsPIC 30F 30 看門狗定時器

    上傳時間: 2014-02-01

    上傳用戶:金苑科技

  • 80C51便攜式產品中的低功耗設計

    80C51單片機由于功能全面、開發工具較為完善、衍生產品豐富、大量的設計資源可以繼承和共享,得到廣泛的應用。我們設計的一款手持線PDA產品,也選擇80C51單片機作為主、輔CPU,還具備點陣液晶顯示屏、導電橡膠鍵盤、雙IC卡接口、EEPROM存儲器、實時時鐘和串行通信口。由于使用80C51單片機開發,高級語言編程,大大降低了設計的技術風險,產品在較短的時間內就推向了市場。但是,同一些低速的微控制器(如4位單片機)和高速的RISC處理器相比,80C51單片機在功耗上沒有優勢。為了在PDA類產品中發揮80C51單片機的上述特長,我們通過采取軟、硬件配合的一系列措施,加強低電壓、低功耗設計,取得了良好的效果。該機使用一顆3V鈕扣式鋰電池,開機時工作電池小于4mA,瞬間最大工作電流小于20mA,瞬間最大工作電流小于20mA,關機電流小于2μA。一顆電池可以使用較長的時間,達到滿意的設計指標。一、低電壓低功耗設計理論在一個器件中,功耗通常用電流消耗來表示。下式表明消耗的電池與器件特性之間的關系:Icc = C ∫ Vda ≈ ΔV · C · f (1)式中:Icc是器件消耗的電流;Δ是電壓變化的幅值;C是器件電容和輸出容性負載的大??;f是器件運行頻率。從公式(1)可以得到降低系統功耗的理論依據。將器件供電電壓從5V降低3V,可以至少降低40%的功耗。降低器件的工作頻率,也能成比例地降低功耗。

    標簽: 80C51 便攜式產品 低功耗設計

    上傳時間: 2013-10-13

    上傳用戶:shaojie2080

  • 基于功耗管理的DSP處理器設計

    一種具有功耗管理特性的DSP處理器的結構設計。該處理器采用4級流水線和增強型的哈佛并行系統結構及完善的時鐘管理模塊,提供了一種DSP處理器的集成設計。

    標簽: DSP 功耗管理 處理器

    上傳時間: 2013-10-13

    上傳用戶:星仔

  • FPGA功耗優化

    FPGA功耗優化

    標簽: FPGA 功耗優化

    上傳時間: 2014-12-28

    上傳用戶:2218870695

  • 采用低成本FPGA實現高效的低功耗PCIe接口

      白皮書:采用低成本FPGA實現高效的低功耗PCIe接口   了解一個基于DDR3存儲器控制器的真實PCI Express® (PCIe®) Gen1x4參考設計演示高效的Cyclone V FPGA怎樣降低系統總成本,同時實現性能和功耗目標。點擊馬上下載!

    標簽: FPGA PCIe 低功耗 接口

    上傳時間: 2013-11-16

    上傳用戶:huangld

  • Cyclone V FPGA:采用低功耗28nm FPGA減少總系統成本

            本文主要介紹Cyclone V FPGA的一個很明顯的特性,也可以說是一個很大的優勢,即:采用低功耗28nm FPGA減少總系統成本

    標簽: FPGA Cyclone 28 nm

    上傳時間: 2013-10-26

    上傳用戶:huxiao341000

  • Altera公司 Cyclone V 28nm FPGA功耗優勢

        Cyclone V FPGA功耗優勢:采用低功耗28nm FPGA活的最低系統功耗(英文資料)    

    標簽: Cyclone Altera FPGA 28

    上傳時間: 2013-11-23

    上傳用戶:lijinchuan

  • 賽靈思如何讓7系列FPGA的功耗減半

    賽靈思采用專為 FPGA 定制的芯片制造工藝和創新型統一架構,讓 7 系列 FPGA 的功耗較前一代器件降低一半以上。

    標簽: FPGA 賽靈思 功耗

    上傳時間: 2013-11-18

    上傳用戶:liaofamous

  • 降低賽靈思28nm 7系列FPGA的功耗

    本白皮書介紹了有關賽靈思 28 nm 7 系列 FPGA 功耗的幾個方面,其中包括臺積電 28nm高介電層金屬閘 (HKMG) 高性能低功耗(28nm HPL 或 28 HPL)工藝的選擇。

    標簽: FPGA 28 nm 賽靈思

    上傳時間: 2013-10-27

    上傳用戶:giraffe

  • WP370 -采用智能時鐘門控技術降低動態開關功耗

        賽靈思推出業界首款自動化精細粒度時鐘門控解決方案,該解決方案可將 Virtex®-6 和 Spartan®-6 FPGA 設計方案的動態功耗降低高達 30%。賽靈思智能時鐘門控優化可自動應用于整個設計,既無需在設計流程中添加更多新的工具或步驟,又不會改變現有邏輯或時鐘,從而避免設計修改。此外,在大多數情況下,該解決方案都能保留時序結果。

    標簽: 370 WP 智能時鐘 動態

    上傳時間: 2013-11-16

    上傳用戶:eastimage

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